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  • (1).通过实验初步了解EDA的基本概念; (2) 熟悉利用QuartusⅡ的原理图输入方法...(3)初步了解层次设计法,握层次化设计的方法,并通过个1位全加器的设计把握利用EDA软件原理图输入方式的电子线路设计的详细流程。
  • 一位全加器

    千次阅读 2020-07-16 18:03:16
    一位全加器 一、实验原理与目的 实验目的:使用vhdl设计出来一个一位全加器。 实验原理:本实验的原理是利用两个一位的半加器来组成一个一位的全加器。在程序设计中,利用组件化的思想来调用两个功能比较简单的...

    一位全加器

    一、实验原理与目的

    1. 实验目的:使用vhdl设计出来一个一位全加器。
    2. 实验原理:本实验的原理是利用两个一位的半加器来组成一个一位的全加器。在程序设计中,利用组件化的思想来调用两个功能比较简单的半加器来实现功能稍加复杂的全加器。而一位半加器的设计思想就是利用真值表来进行设计即可。

    二、实验代码

    在这里插入图片描述
    在这里插入图片描述
    在这里插入图片描述
    **代码分析:**实验代码由三部分组成,第一部分是使用真值表来描述一个半加器,有两个输入端a,b和两个输出端co,so;第二部分是或门的逻辑描述,是进位的输出端;第三部分是顶层的设计描述,综合两个部分,实例化出来两个半加器组成一个一位半加器,或们来实现进位。

    三、原件图展示

    在这里插入图片描述

    四、测试波形

    1. 仿真之前设置的波形
      在这里插入图片描述
    2. 仿真之后的波形
      在这里插入图片描述
      仿真结果分析
      1. 第一段0到160,此时三个输入端均为一,那么相加之后的结果是3,那么就是11,cout和sum都是1。
      2. 第二段从160到320,此时三个输入端都是0,那么输出也应该是0,那么cout和sum都是0.
      3. 第三段三个输入端是1,1,0,那么输出的应该是2,产生进位,sum为0,cout是1.
      4. 最后一段是三个输入端是0,1,1,那么进位端cout为1,sum为0.
    展开全文
  • 1.掌握全加器的工作原理; 2.掌握全加器原理图输入设计方法; 3.学会MAX+PLUSII的时序波形仿真方法; 4.了解VHDL设计初步。
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  • 一位全加器的设计与仿真

    万次阅读 多人点赞 2019-08-06 15:14:11
    一位全加器的设计与仿真 2. 实验目的 设计一个一位全加器模型并编写测试程序进行仿真测试。 3. 实验要求 设计模块名称 fulladd,输入端口 a,b,c_in。输出端口 sum,c_out。编写的测试程序要保证测试充分。 ...

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    计算机组成原理期末复习【超实用】

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    1. 实验题目

           一位全加器的设计与仿真  

    2. 实验目的

          设计一个一位全加器模型并编写测试程序进行仿真测试。

    3. 实验要求

    设计模块名称 fulladd,输入端口 a,b,c_in。输出端口 sum,c_out。编写的测试程序要保证测试充分。

    利用公式:

    • sum = a⊕b⊕c_in

    • c_out =ab + (a⊕b) c_in

    4. 程序代码

    VerilogHDL代码:
    module full_adder(a,b,c_in,c_out,sum);
      input a,b,c_in;
      output c_out,sum;
      wire sum,c_out;
      assign {c_out,sum}=a+b+c_in;
    endmodule
    
    Test bench仿真代码:
    `timescale 1ns/1ns
    module full_adder_tb;
      reg a,b,c_in;
      wire c_out,sum;
      integer i,j;
      parameter delay=100;
      full_adder U1(a,b,c_in,c_out,sum);
      initial
      begin
        a=0;b=0;c_in=0;
        for(i=0;i<2;i=i+1)
        for(j=0;j<2;j=j+1)
        begin
          a=i;b=j;c_in=0;
          #delay;
        end
        for(i=0;i<2;i=i+1)
        for(j=0;j<2;j=j+1)
        begin
          a=i;b=j;c_in=1;
          #delay;
        end
      end
    endmodule 

    5. 运行结果

           全加器包含两个半加器和一个或门,半加器的端口a和b分别是两位相加的二进制输入信号,C是进位输出信号,构成的全加器中,A、B、C分别是该一位全加器的三个二进制输入端,Ci是进位端,Si是相加和输出信号的和,下面是波形图所对应的真值表:

    信号输入端信号输出端
    AiBiCiSiCi
    00000
    00110
    01010
    01101
    10010
    10101
    11001
    11111

     

    展开全文
  • 问题1:一位全加器 assign sum = a ^ b ^ cin; assign cout = a&b | a&cin | b&cin; 一位全加器,sum为输入加进位位异或(即1的个数为奇数时,sum==1); cout为a&b&cin;即三个输入是1时为1,...

    问题1:一位全加器

    assign sum = a ^ b ^ cin;
    assign cout = a&b | a&cin | b&cin;
    

    一位全加器,sum为输入加进位位异或(即1的个数为奇数时,sum==1);
    cout为cout = a&b | a&cin | b&cin即三个输入至少两个是1时为1。
    在这里插入图片描述

    问题2:加/减法器

    减法可以由加法得到,将一个加数取负(二进制形式取反加一)。
    这里当输入sub为1时进行减法运算,当sub=0时进行加法运算。一方面,输入b与sub取异或,sub为1时,可以进行取反操作,sub为0时保持不变。另一方面,sub为1时,将其输入作为cin刚好可以完成减法运算中的加一操作,为0时,刚好可以满足加法运算。
    在这里插入图片描述

    module top_module(
        input [31:0] a,
        input [31:0] b,
        input sub,
        output [31:0] sum
    );
        wire [31:0] in;
        wire cout,cout1;
        assign in=b^{32{sub}};
        add16 add16 ( .a(a[15:0]), .b(in[15:0]),  .cin(sub), .sum(sum[15:0]), .cout(cout) );
        add16 add161 ( .a(a[31:16]), .b(in[31:16]),  .cin(cout), .sum(sum[31:16]), .cout(cout1) );
    endmodule
    

    另外,将位数不一样的两个数进行按位门运算时,不要忘记把位数补足。
    assign in=b^{32{sub}};

    问题3

    1.Procedures:always,initial,task,function
    2.For synthesizing hardware, two types of always blocks are relevant:
    Combinational: always @(*)
    Clocked: always @(posedge clk)
    这俩RTL(功能)(前)仿真和门级(后)仿真都一样。
    在这里插入图片描述

    关于仿真

    FPGA的仿真可以划分为四类,即代码级仿真、门级仿真、映射后仿真以及布局布线后仿真。其中,代码级仿真,仿真的对象就是原始的、未经加工的HDL代码,这也就是我们通常所说的功能仿真;门级仿真,仿真对象是HDL代码经过综合后的门级 网表;而映射后仿真,仿真对象是门级网表经过转换后对应到FPGA上的具体逻辑资源聚类, 此时可以得到电路中的门延迟信息文件供仿真时使用;最后,布局布线后仿真,仿真对象是具 有位置信息和连线信息的FPGA上逻辑资源聚类,因此可以兼并考虑门延迟与线延迟信息, 这也就是我们通常所说的时序仿真。
    vivado下就有好多种仿真。
    在这里插入图片描述

    问题4 &是按位与 and是门类型的关键字

    nand #10 nd1(a,data,clock,clear);
    这说明在模块中引用了一个名为nd1的与非门(nand),输入为data、clock和clear,输出为a,输出与输 入的延时为10个单位时间

    问题5 关于tb文件中的initial和always的执行顺序

    可以认为两者一起执行,并行执行。

    问题6 关于always和always@(*)

    两者区别是
    verilog规定,always@()中的是指该always块内的所有输入信号的变化为敏感列表,也就是仿真时只有当always@()块内的输入信号产生变化,该块内描述的信号才会产生变化,而如果没有@,那就是不用满足特定条件才执行,而是执行完一次后立马执行下一次,一直重复执行。具体不做分析,反正tb不能用@()。
    `timescale 1 ns/1 ps
    module tb();
    reg a,b,clk;
    wire out_always_comb,out_always_ff ;
    aa aa(
    clk,
    a,
    b,
    out_assign,
    out_always_comb,
    out_always_ff );

    initial begin
    a=0; b=0;clk=0;
    #1000 $stop;
    end
    always #10 clk=~clk;
    always begin
    #10 a=~a;
    end
    always begin
    #20 b=~b;
    end
    endmodule
    前仿真
    在这里插入图片描述
    后仿真直接没法看了
    在这里插入图片描述

    问题7 后仿真(功能仿真)之前最好先Start EDA netlist writer一下

    展开全文
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  • vhdl入门2——ise制作一位全加器

    千次阅读 2019-09-11 10:48:24
    下边的命名有误:quanjiaqi1——一位全加器,quanjiaqi0——半加器,quanjiaqi——或门。 --ujs-lili --这个做的是半加器 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity quanjiaqi0 i...

    vhdl入门2——ise制作一位全加器
    先写一下vhdl的,先做一个两输入或门,再做一个半加器,在连接形成一个1位全加器
    下边的命名有误:quanjiaqi1——一位全加器,quanjiaqi0——半加器,quanjiaqi——或门。

    --ujs-lili
    --这个做的是半加器
    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    entity quanjiaqi0 is			--定义实体
     port ( a,b : in std_logic;       		--定义端口
        co,so: out std_logic);
    end quanjiaqi0;
    architecture Behavioral of quanjiaqi0 is
    begin
     so <= (a or b) and (a nand b);
     co <= not(a nand b);
    end Behavioral;```
    
    --这个做的是或门
    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    entity quanjiaqi is
     port(a,b :in std_logic;
       c : out std_logic);
    end quanjiaqi;
    architecture Behavioral of quanjiaqi is
    begin
     c <= a or b ;
    end Behavioral;
    
    --做一位全加器
    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    entity quanjiaqi1 is
    port( ain,bin,cin : in std_logic;
      cout,sum : out std_logic);
    end quanjiaqi1;
    architecture Behavioral of quanjiaqi1 is
     component quanjiaqi  --这里就是使用之前做好的原器件了
      port(a,b :in std_logic;  --这个是之前元器件的端口申明
       c: out std_logic);
     end component;
     component quanjiaqi0
      port ( a,b : in std_logic;--同上
        co,so: out std_logic);
     end component;
     signal d,e,f : std_logic;		--这个是中间信号,就是每个元器件的端口刚出来接到的地方,用的是位矢量
    begin
      u1: quanjiaqi0 port map( a => ain,b=>bin,co=>d,so=>e);  --这个就是硬件的连接了
      u2: quanjiaqi0 port map( a => e,b=>cin,co=>f,so=>sum);
      u3: quanjiaqi port map(a =>d,b=>f,c=>cout);
    end Behavioral;
    
    --仿真程序:
    LIBRARY ieee;
    USE ieee.std_logic_1164.ALL;
    ENTITY quanjiaqi1_tb IS
    END quanjiaqi1_tb;
    ARCHITECTURE behavior OF quanjiaqi1_tb IS 
        COMPONENT quanjiaqi1
        PORT(
             ain : IN  std_logic;
             bin : IN  std_logic;
             cin : IN  std_logic;
             cout : OUT  std_logic;
             sum : OUT  std_logic
            );
        END COMPONENT;
       signal ain : std_logic := '0';
       signal bin : std_logic := '0';
       signal cin : std_logic := '0';
      --Outputs
       signal cout : std_logic;
       signal sum : std_logic;
    BEGIN 
     -- Instantiate the Unit Under Test (UUT)
       uut: quanjiaqi1 PORT MAP (
              ain => ain,
              bin => bin,
              cin => cin,
              cout => cout,
              sum => sum
            );
     process
     begin           --起初忘记写begin
      ain <= '0';bin <= '0';cin<='0';  --这地方是“;”
      wait for 100ns;
      ain <= '0';bin <= '0';cin<='1';
      wait for 100ns;
      ain <= '0';bin <= '1';cin<='0';
      wait for 100ns;
      ain <= '0';bin <= '1';cin<='1';
      wait for 100ns;
      ain <= '1';bin <= '0';cin<='0';
      wait for 100ns;  
       end process;
    END;
    

    下面看一下仿真图:

    一位全加器vhdl仿真
    感兴趣可以和真值表对比一下:是正确的。
    再看一下原理图:
    在这里插入图片描述

    展开全文
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空空如也

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一位全加器原理