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  • 实验 1 位全加器电路的设计 实验目的 1学会利用 Quartus 软件的原理图输入方法设计简单的逻辑电路 2熟悉利用 Quartus 软件对设计电路进行仿真的方法 3理解层次化的设计方法 二实验内容 1用原理图输入方法设计...
  • (1).通过实验初步了解EDA的基本概念; (2) 熟悉利用QuartusⅡ的原理图输入方法...(3)初步了解层次设计法,握层次化设计的方法,并通过个1位全加器的设计把握利用EDA软件原理图输入方式的电子线路设计的详细流程。
  • 16位全加器电路的设计与实现学生姓名:杨传福 指导老师:王新摘要 本课程设计主要利用门电路完成一个16位的全加器电路的设计与实现。本设计采用逐步求解的方法,即先设计一位全加器,再利用一位全加器设计出四位...

    16位全加器电路的设计与实现

    学生姓名:杨传福 指导老师:王新

    摘要 本课程设计主要利用门电路完成一个16位的全加器电路的设计与实现。本设计采用逐步求解的方法,即先设计一位全加器,再利用一位全加器设计出四位全加器,最后在四位全加器的基础上设计出16位全加器,并使用VHDL语言编写程序,在MAX-PLUSⅡ仿真平台上进行仿真。仿真结果表明,本课程设计中设计出的16位全加器能正确完成16位二进制数的加法运算。

    关键词 全加器;门电路;先行进位

    Abstract:This curriculum design primarily use to complete a 16-bit full-adder circuit.The design solve this problem with step-by-step approach, namely start designing one full-adder, and then use one full-adder design a four full-adder , the last design the 16-bit full-adder based on the four full-adder, and use VHDL language programming, at MAX-PLUS Ⅱ simulation on simulation platform. The simulation results show that the design of the curriculum design of the 16-bit full-adder to add a 16-bit binary number addition operations.

    Keywords:Full-adder; circuit; First binary

    1引 言

    1.1课程设计的背景

    随着计算机科学技术的发展,人们获得信息的途径更加多样,获取信息的速度更加快捷。硬件的发展允许程序员编出很多精彩的使用软件,也使得计算机更加普及。中央处理器CPU的好坏是影响和制约计算机速度和性能的关键因素。而加法器是组成CPU的的重要部件,一般运算速度的快慢就取决与每秒执行加法的次数,加法器是算术逻辑单元中的基本逻辑器件。例如:为了节省资源,减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的,因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。

    多位加法器的构成有两种方式:并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑,运算速度快;串行进位方式是将全加器级联构成多位加法器。并行进位的并行加法器组内并行组间串行的进位链组内并行组间并行的进位链它们的目的就是要进位信号的产生尽可能的快,因此产生了二重进位链或更高重进位链,显然进位速度的提高是以硬件设计的复杂化为代价来实现的

    1.计算机的硬件基本组成;

    2.计算机中半加器的设计;

    3.计算机中全加器的执行过程;

    4.全加器的工作原理;

    5. 74系列芯片的组成和工作过程.

    在此基础上学会和锻炼以下能力:

    1. 掌握全加器的组成、工作原理。2.?掌握产生求和结果的逻辑表达式。

    3.?掌握快速进位链产生进位的逻辑表达式。

    4.?学会使用MAX-PLUSⅡ 软件设计电路原理图及功能模拟。

    5.熟悉常用的门电路,掌握快速进位链技术。

    1.3课程设计的内容

    了解计算机的硬件系统,了解一位全加器的组成原理,深入讨论计算机的组成原理,在熟悉常用的门电路的组成和工作过程的基础上,要求设计出一个16位的全加器。其中要求设计并写出产生求和结果的逻辑表达式,需要写出利用快速进位链产生进位的逻辑表达式,同时还要实现时需要用一个时钟信号控制运算的执行,如第一拍给出输入数据,第二拍给出运算控制信号,第三拍送输出数据,然后又回到第一拍,循环往复,直到运算全部结束。

    根据要求设计出针对具体指令所对应的流程图;根据流程及门电路设计出相应的全加器。编写出VHDL程序,在仿真软件上运行并检验所设计的微程序的正确性。

    1.4课程设计的可行性分析

    全加器的性质为计算机硬件,而半加器的设计与操纵是必要的,另外是对文档的操作。我在上学期期间学习了计算机组成原理和以前学习的数字电路有关基础知识,具备有限的分析与设计能力,了解一些全加器和文档的设计与操纵;授课老师陈书开多年从事计算机组成原理的教学与研究工作,加上指导老师王新的悉心指导,因而该设计的实现在技术上是可行的。该系统的工作量相对于我这种开发水平的学生来说很大,必须保证按进度完成任务。实际工作量预计两星期(每天4-8小时)。如包含门电路的操作及技术文档的整理、制作,工作量将更大。

    2 全加器的组成和

    展开全文
  • 篇关于计算机组成原理的课程设计论文, 关于16位全加器的分析和设计,可供参考
  • 先用行为级描述方式实现一个2输入一位全加器电路 由于后面需要使用综合工具进行综合,这里先声明使用的FPGA是Virtex-7系列的: 目的很单纯,就是熟悉一下使用ISE进行FPGA设计的一般流程。 硬件语言描述 首先...

    准备

    先用行为级描述方式实现一个2输入一位全加器电路

    由于后面需要使用综合工具进行综合,这里先声明使用的FPGA是Virtex-7系列的:

    目的很单纯,就是熟悉一下使用ISE进行FPGA设计的一般流程。

    硬件语言描述

    首先使用行为级描述方式的硬件描述语言(HDL)设计一个一位全加器电路,Verilog HDL设计代码如下:

    `timescale 1ns / 1ps
    //
    // Company: 
    // Engineer: 
    // 
    // Create Date:    14:24:53 08/13/2018 
    // Design Name: 
    // Module Name:    adder 
    // Project Name: 
    // Target Devices: 
    // Tool versions: 
    // Description: 
    //
    // Dependencies: 
    //
    // Revision: 
    // Revision 0.01 - File Created
    // Additional Comments: 
    //
    //
    module adder(SUM, C_OUT, A, B, C_IN );
    input A, B, C_IN;
    output SUM, C_OUT;
    
    assign {C_OUT, SUM} = A + B + C_IN;
    
    endmodule
    

    测试文件

    添加一个仿真文件,也就是行为仿真:

    `timescale 1ns / 1ps
    
    
    // Company: 
    // Engineer:
    //
    // Create Date:   14:28:27 08/13/2018
    // Design Name:   adder
    // Module Name:   G:/ISE_file/adder/adder_tb.v
    // Project Name:  adder
    // Target Device:  
    // Tool versions:  
    // Description: 
    //
    // Verilog Test Fixture created by ISE for module: adder
    //
    // Dependencies:
    // 
    // Revision:
    // Revision 0.01 - File Created
    // Additional Comments:
    // 
    
    
    module adder_tb;
    
    	// Inputs
    	reg A;
    	reg B;
    	reg C_IN;
    
    	// Outputs
    	wire SUM;
    	wire C_OUT;
    
    	// Instantiate the Unit Under Test (UUT)
    	adder uut (
    		.SUM(SUM), 
    		.C_OUT(C_OUT), 
    		.A(A), 
    		.B(B), 
    		.C_IN(C_IN)
    	);
    
    	initial begin
    		// Initialize Inputs
    		A = 0;
    		B = 0;
    		C_IN = 0;
    
    		// Wait 100 ns for global reset to finish
    		#100 A = 1'b1; B = 1'b1;
    		#100 A = 1'b0; B = 1'b1;
    		#100 C_IN = 1'b1;
    
    
    	end
          
    endmodule
    
    

    行为仿真图

    使用ISE自带的仿真器仿真图如下:

    符合要求。

    综合

    下面对这个设计进行综合:

    综合是将设计输入翻译成由与、或、非门和RAM、触发器等基本逻辑单元组成的逻辑网表,并根据设计目标和条件约束优化所生成的逻辑连接,生成EDF文件。

    查看寄存器传输级电路:

    这个RTL Schematic看的不是太清楚,那从PlanAhead中查看:

    查看Technology Schematic

    实现(Implement)

    实现过程主要包括转换(Translate)、映像(Map)、布局布线(Place&Route)和时间参数提取(Timing)等几个方面。

    Translate:在转换过程中,多个设计文件和约束文件将被合并为一个NGD文件,并同时输出BLD文件。其中NGD文件包含当前设计中的全部逻辑描述,BLD文件是转换的运行报告,转换可以接收的设计文件包括EDN、ENF、EDIF和SEDIF文件,转换的约束文件包括UCF、NCF、NMC、NGC文件。

    Map:在映像过程中,当前设计的NGD文件将被映像为模板器件的特定物理单元,如CLB、IOB等,并保存在NCD文件中。

    Place&Route:通过读取当前设计的NCD文件,布局布线将映像产生的物理单元在目标器件上放置和连接,并提取相应的时间参数。

    布局布线的输入文件包括NCD、PCF和NGD(可选)模板文件,输出文件包括NCD、DLY、PAD和PAR文件。

    在布局布线的输出文件中,NCD文件包含当前设计的全部物理实现信息,DLY文件包含当前设计的网络延时信息,PAD文件包含当前设计的I/O管脚配置信息,PAR文件是布局布线的运行报告。

    时间参数提取:时间参数提取将生成当前设计的含有时间参数的反标网表,该反标网表将用于时序仿真。时间参数提取的输入文件包括NCD和PCF(可选)文件。时间参数提取输出的时序报告可以反映当前设计是否满足时序约束。

    如下图,双击Implement Design,即可进行实现过程:

    出现了一些毛病,解决后再接着写。

     

     

     

    展开全文
  • 1、熟悉组合逻辑电路,通过用门电路构成一位全加器组合逻辑电路。掌握组合逻辑电路的基本概念,组合逻辑电路的结构。 2、通过用门电路构成一位全加器组合逻辑电路。能够正确构成的一位全加器组合逻辑电路
  • 1.掌握全加器工作原理; 2.掌握全加器原理图输入设计方法; 3.学会MAX+PLUSII的时序波形仿真方法; 4.了解VHDL设计初步。
  • 通过1位全加器的详细设计,掌握原理图输入以及Verilog的两种设计方法 二、实验过程 实验软件:quartusII 13.0 modelslimse10.2 实验硬件:FPGA开发板Intel DE2-115 实验步骤: 1.打开quartusll13.0的软件,新建个...

    一、 实验背景

    通过1位全加器的详细设计,掌握原理图输入以及Verilog的两种设计方法

    二、实验过程

    实验软件:quartusII 13.0 modelslimse10.2

    实验硬件:FPGA开发板Intel DE2-115
    实验步骤:
    1.打开quartusll13.0的软件,新建一个工程
    在这里插入图片描述
    2.选择合适的开发板类型
    在这里插入图片描述
    3.新建原理图文件:
    打开QuartusII,选菜单“File”一“New”,在弹出的“New-”对话框中选择“ Design Files” 的原理图文件编辑输入项,“Block block diagram/schematic File"按"OK"后将打开原理图编辑窗
    在这里插入图片描述
    4.在编辑窗中调入元件,完成半加器的原理图输入。
    点击按纽“ ”或直接双击原理图空白处,从“ Symbol”窗中选择
    需要的符号,或者直接在“name”文本框中键入元件名,如“and2”为2输
    入与门,点OK按钮,即将元件调入原理图编辑窗中。例如为了设计半加器,
    分别调入元件and2,xnor和输入输出引脚input和output。并如图用点
    击拖动的方法连接好电路。然后分别在input和output的PIN NAME上双击使
    其变黑色,再用键盘分别输入各引脚名:a、b, c os
    如图:
    在这里插入图片描述
    5.存盘编译:
    选择菜单File - Save As,选择刚才为自己的工程建
    立的目录d:\adder4,将已设计好的原理图文件取名为:half_adder.bdf(注
    意默认的后缀是.bdf),并存盘在此文件夹内。然后点击 进行编译,若无
    错误则可进行下一步,若有错进行原理图修改。编译完成后最下面的“message”框中
    信息如

    在这里插入图片描述

    6.设计项目设置成可调用的元件
    在这里插入图片描述
    7.半加器仿真
    新建波形文件。如上面新建图形文件的方法,从“file”中选择
    “new”,然后从出现的对话框中选择“university program VWF”。
    点击“OK”
    在这里插入图片描述
    输入波形文件。在波形文件编辑器左端大片空白处双击,出现“insert node
    or bus”对话框,点击“node finder”按钮。如图:
    在这里插入图片描述

    然后在随后出现的“node finder”对话框中点击“list”按钮,则半加器中所有的输入输出引脚全部出现在对话框左边。
    在这里插入图片描述

    再在该界面上点击“>>”,则把左边所有的端口都选择到右边,进入波形。如图。点击两次“OK”后,出现如图的波形文件:
    在这里插入图片描述
    设置输入波形取值。方法可以是选中某段需要设置数值“1”的波
    形,然后在工具栏上点击按钮 ,即可。反之设置“0”,或其余数值同法可行。
    仿真。先保存文件为“half_adder.vwf”,点击工具栏上功能仿
    真按钮 ,完成后会自动跳出仿真后的文件。如图。从该图中可以分析半加器的逻
    辑关系是否正确。至此完成半加器的设计
    在这里插入图片描述

    8.设计全加器顶层文件

    9.引脚绑定及硬件下载测试

    总结

    实验为完成,过几天完成补充。

    展开全文
  • 1、单元电路实现,两种实现方式都可以,:2输入门;二:复杂CMOS门。 2、由单元电路连接成4加法器。...首先熟悉cadence软件的使用,练习反相器的原理图和版图绘制,并仿真,运行DRC LVS 规则检查。
  • 能够计算低位进位的二进制加法电路一位全加器一位全加器可以处理低位进位,并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。本次利用proteus对一位全加器进行设计和验证。 其基本原理图为: 1...

    能够计算低位进位的二进制加法电路为一位全加器。一位全加器可以处理低位进位,并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。本次利用proteus对一位全加器进行设计和验证。
    其基本原理图为:
    图源:网络
    1位全加器进行输入输出的真值表:
    在这里插入图片描述
    其中A,B加数,C为低位进位。S为求的和,Ci+1为此次运算进行的进位。
    根据电路图,利用proteus进行门电路电路图绘制,进行仿真验证:
    在这里插入图片描述
    输入:在门电路中,接地表示输入0,连接电源表示输入1。
    输出:用两个LED灯表示输出。如果灯亮表示输出1,不亮表示输出0。
    以下只选择1,4,8时的情况验证表中的数据。其它情况验证也符合表中数据。篇幅原因不进行说明。
    1)第一种情况
    在这里插入图片描述
    输入:0,0,0
    输出:0,0

    2)第四种情况
    在这里插入图片描述
    输入:0,0,0
    输出:0,1

    3)第八种情况
    在这里插入图片描述
    输入:1,1,1
    输出:1,1
    实验心得:仿真就是设计电路图模拟真实电路的工作过程。proteus中有的设备不能进行仿真,一开始连接电路的时候报错了,后来查资料才知道Proteus中只有带仿真模型(原理图模型、SPICE模型、VSM模型等)的器件才能进行仿真,一些器件只能用于原理图设计。右上角的预览窗口中如果显示:
    在这里插入图片描述
    则表示器件没有仿真模型,无法进行仿真。
    电路连通的时候会出现红的、蓝色、灰色的小点。
    红点表示:高电平
    蓝点表示:低电平
    灰点表示:不确定
    黄点表示:短路
    箭头表示:交流电瞬时电流方向

    proteus8.7破解版安装:
    https://www.52pojie.cn/forum.php?mod=viewthread&tid=724096
    proteus基础教程讲解:
    https://v.youku.com/v_show/id_XNDE0NjE5Mjc0NA==.html?spm=a2hzp.8253869.0.0

    展开全文
  • 用门电路实现两个二进制数相加并求出和的组合线路,称为一位全加器一位全加器可以处理低位进位,并输出本位加法进位。而多个一位全加器进行级联可以得到多位全加器。 其真值表如下: 其中Ai 为被加数,Bi 为加数...
  • 这里面有QuartusII的半加器、1位全加器、4位全加器、4位加减法器的工程文件、原理图、仿真图等,这是我大一的时候做的,能正常运行,如有错误,敬请谅解。
  • 思路:先做半加器,再做一位全加器,再扩展为八位全加器。 首先新建工程:file->project wizard 新建文件选择block diagram/schematic file 在红色框的地方可以选择门电路 在上面路径的地方logic里面可以找到门...
  • 这是用quartus2编的全加器,完全用原理图,仅供参考
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    千次阅读 2020-02-25 01:51:58
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空空如也

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一位全加器电路原理图