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  • 一位全加器设计与仿真 万次阅读 多人点赞
    2019-08-06 15:14:11

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    计算机组成原理期末复习【超实用】

    八位比较器的设计与仿真

    四位全加器的设计与仿真

    简单运算器的设计与仿真

    1/2分频器的设计和仿真

    四选一多路选择器的设计与仿真

    1. 实验题目

           一位全加器的设计与仿真  

    2. 实验目的

          设计一个一位全加器模型并编写测试程序进行仿真测试。

    3. 实验要求

    设计模块名称 fulladd,输入端口 a,b,c_in。输出端口 sum,c_out。编写的测试程序要保证测试充分。

    利用公式:

    • sum = a⊕b⊕c_in

    • c_out =ab + (a⊕b) c_in

    4. 程序代码

    VerilogHDL代码:
    module full_adder(a,b,c_in,c_out,sum);
      input a,b,c_in;
      output c_out,sum;
      wire sum,c_out;
      assign {c_out,sum}=a+b+c_in;
    endmodule
    
    Test bench仿真代码:
    `timescale 1ns/1ns
    module full_adder_tb;
      reg a,b,c_in;
      wire c_out,sum;
      integer i,j;
      parameter delay=100;
      full_adder U1(a,b,c_in,c_out,sum);
      initial
      begin
        a=0;b=0;c_in=0;
        for(i=0;i<2;i=i+1)
        for(j=0;j<2;j=j+1)
        begin
          a=i;b=j;c_in=0;
          #delay;
        end
        for(i=0;i<2;i=i+1)
        for(j=0;j<2;j=j+1)
        begin
          a=i;b=j;c_in=1;
          #delay;
        end
      end
    endmodule 

    5. 运行结果

           全加器包含两个半加器和一个或门,半加器的端口a和b分别是两位相加的二进制输入信号,C是进位输出信号,构成的全加器中,A、B、C分别是该一位全加器的三个二进制输入端,Ci是进位端,Si是相加和输出信号的和,下面是波形图所对应的真值表:

    信号输入端信号输出端
    AiBiCiSiCi
    00000
    00110
    01010
    01101
    10010
    10101
    11001
    11111

     

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    用原理图法设计一位全加器

    原理图

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    真值表

    仿真图

    仿真图

    在这里插入图片描述

    展开全文
  • (1).通过实验初步了解EDA的基本概念; (2) 熟悉利用QuartusⅡ的原理图输入方法...(3)初步了解层次设计法,握层次化设计的方法,并通过个1位全加器设计把握利用EDA软件原理图输入方式的电子线路设计的详细流程。
  • 通过1位全加器的详细设计,掌握原理图输入以及Verilog的两种设计方法 二、实验过程 实验软件:quartusII 13.0 modelslimse10.2 实验硬件:FPGA开发板Intel DE2-115 实验步骤: 1.打开quartusll13.0的软件,新建个...

    一、 实验背景

    通过1位全加器的详细设计,掌握原理图输入以及Verilog的两种设计方法

    二、实验过程

    实验软件:quartusII 13.0 modelslimse10.2

    实验硬件:FPGA开发板Intel DE2-115
    实验步骤:
    1.打开quartusll13.0的软件,新建一个工程
    在这里插入图片描述
    2.选择合适的开发板类型
    在这里插入图片描述
    3.新建原理图文件:
    打开QuartusII,选菜单“File”一“New”,在弹出的“New-”对话框中选择“ Design Files” 的原理图文件编辑输入项,“Block block diagram/schematic File"按"OK"后将打开原理图编辑窗
    在这里插入图片描述
    4.在编辑窗中调入元件,完成半加器的原理图输入。
    点击按纽“ ”或直接双击原理图空白处,从“ Symbol”窗中选择
    需要的符号,或者直接在“name”文本框中键入元件名,如“and2”为2输
    入与门,点OK按钮,即将元件调入原理图编辑窗中。例如为了设计半加器,
    分别调入元件and2,xnor和输入输出引脚input和output。并如图用点
    击拖动的方法连接好电路。然后分别在input和output的PIN NAME上双击使
    其变黑色,再用键盘分别输入各引脚名:a、b, c os
    如图:
    在这里插入图片描述
    5.存盘编译:
    选择菜单File - Save As,选择刚才为自己的工程建
    立的目录d:\adder4,将已设计好的原理图文件取名为:half_adder.bdf(注
    意默认的后缀是.bdf),并存盘在此文件夹内。然后点击 进行编译,若无
    错误则可进行下一步,若有错进行原理图修改。编译完成后最下面的“message”框中
    信息如

    在这里插入图片描述

    6.设计项目设置成可调用的元件
    在这里插入图片描述
    7.半加器仿真
    新建波形文件。如上面新建图形文件的方法,从“file”中选择
    “new”,然后从出现的对话框中选择“university program VWF”。
    点击“OK”
    在这里插入图片描述
    输入波形文件。在波形文件编辑器左端大片空白处双击,出现“insert node
    or bus”对话框,点击“node finder”按钮。如图:
    在这里插入图片描述

    然后在随后出现的“node finder”对话框中点击“list”按钮,则半加器中所有的输入输出引脚全部出现在对话框左边。
    在这里插入图片描述

    再在该界面上点击“>>”,则把左边所有的端口都选择到右边,进入波形。如图。点击两次“OK”后,出现如图的波形文件:
    在这里插入图片描述
    设置输入波形取值。方法可以是选中某段需要设置数值“1”的波
    形,然后在工具栏上点击按钮 ,即可。反之设置“0”,或其余数值同法可行。
    仿真。先保存文件为“half_adder.vwf”,点击工具栏上功能仿
    真按钮 ,完成后会自动跳出仿真后的文件。如图。从该图中可以分析半加器的逻
    辑关系是否正确。至此完成半加器的设计
    在这里插入图片描述

    8.设计全加器顶层文件

    9.引脚绑定及硬件下载测试

    总结

    实验为完成,过几天完成补充。

    展开全文
  • Quartus II :1位全加器设计

    千次阅读 2022-03-11 21:13:17
    1位全加器二、Quartus II输入原理图实现1位全加器设计)半加器输入原理图1.新建工程3.将设计项目设置成可调用的元件1.新建原理图2.将设计项目设置成顶层文件(三)硬件下载测试1.引脚绑定2.硬件测试三、四、...

    一、半加器与1位全加器

    1. 半加器

    半加器是实现两个一位二进制数加法运算的器件。它具有两个输入端(被加数A和加数B)及输出端Y。
    在这里插入图片描述

    是数据输入被加数A、加数B,数据输出S和数(半加和)、进位C。
    A和B是相加的两个数,S是半加和数,C是进位数。
    所谓半加就是不考虑进位的加法,它的真值表如下 (见表):
    在这里插入图片描述

    逻辑表达式:
    在这里插入图片描述

    2. 1位全加器

    全加器英语名称为full-adder,是用门电路实现两个二进制数相加并求出和的组合线路,称为一位全加器。一位全加器可以处理低位进位,并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。常用二进制四位全加器74LS283。
    在这里插入图片描述

    一位全加器的真值表如下图,其中Ai为被加数,Bi为加数,相邻低位来的进位数为Ci-1,输出本位和为Si。向相邻高位进位数为Ci
    在这里插入图片描述

    二、Quartus II输入原理图实现1位全加器设计

    (一)半加器输入原理图

    1.新建工程

    ①打开安装好的Quartus II(安装下载教程参考:Quartus II 13.1的安装及使用Modelsim SE版本的安装及使用方法),点击File->New Project Wizard…
    在这里插入图片描述

    出现以下界面,直接点击next:
    在这里插入图片描述

    ②进入项目名称设置(如图):
    在这里插入图片描述

    弹出对话框,选择Yes:
    在这里插入图片描述

    直接点击next:
    在这里插入图片描述

    ③选择目标芯片:cycloneIVE系列的EP4CE11529C7
    在这里插入图片描述
    ④EDA Tool Setting设置
    在这里插入图片描述

    ⑤确认信息,点击finish:
    在这里插入图片描述

    此时界面上会出现顶层文件名和项目名:
    在这里插入图片描述

    2.新建原理图文件

    ①打开QuartusII,选菜单“File”一“New”,在弹出的“New-”对话框中选择“ Design Files” 的原理图文件编辑输入项“Block block diagram/schematic File"按"OK"后将打开原理图编辑窗。
    在这里插入图片描述
    ②点击按纽“ Symbol Tool”或直接双击原理图空白处,从“ Symbol”窗中选择需要的符号,或者直接在“name”文本框中键入元件名
    在这里插入图片描述
    在这里插入图片描述

    分别调入元件and2,xnor和输入输出引脚input和output。并如图用点击拖动的方法连接好电路。然后分别在input和output的PIN NAME上双击使其变黑色,再用键盘分别输入各引脚名:a、b, co和s。
    在这里插入图片描述

    ③存盘编译。选择菜单File - Save As,选择刚才为自己的工程建立的目录,将已设计好的原理图文件取名为:half_adder.bdf(注意默认的后缀是.bdf),并存盘在此文件夹内。然后进行编译,若无错误则可进行下一步,若有错进行原理图修改。
    在这里插入图片描述

    查看电路图:
    在这里插入图片描述

    在这里插入图片描述

    回到全加器输入原理图设计

    3.将设计项目设置成可调用的元件

    为了构成全加器的项层设计,必预将以上设计的半加器half_adder.bdf设置成可调用的元件。方法图所示,在打开半加器原理图文件half_adder.bdf的情况下,选择菜中File中的Create/Update→Create Symbol Files for Current File项,即可将当前文件h_adder. bdf变成一个元件符号存盘,以待在高层次设计中调用。在这里插入图片描述

    4.半加器仿真

    ①新建波形文件。如上面新建图形文件的方法,从“file”中选择“new”,然后从出现的对话框中选择“university program VWF”。
    点击“OK”。
    在这里插入图片描述

    ②输入波形文件。在波形文件编辑器左端大片空白处双击,出现“insert node or bus”对话框,点击“node finder”按钮。如图。
    在这里插入图片描述

    然后在随后出现的“node finder”对话框中点击“list”按钮,则半加器中所有的输入输出引脚全部出现在对话框左边。再在该界面上点击“>>”,则把左边所有的端口都选择到右边,进入波形,如图。
    在这里插入图片描述

    点击两次“OK”后,出现如图的波形文件。
    在这里插入图片描述

    在这里插入图片描述

    ③设置输入波形输入取值。方法可以是选中某段需要设置数值“1”的波形,然后在工具栏上点击按钮 ,即可。反之设置“0”,或其余数值同法可行。
    在这里插入图片描述

    ④仿真。先保存文件为“half_adder.vwf”,点击工具栏上仿真按钮 ,完成后会自动跳出仿真后的文件
    在这里插入图片描述

    功能仿真图:
    在这里插入图片描述
    时序仿真图:
    在这里插入图片描述
    回到全加器仿真

    如果点击编译按钮后出现错误,可以进行仿真配置,选择tool->launch simulation library complier进行相关设置
    在这里插入图片描述
    在这里插入图片描述
    等待跳出如下对话框后点击OK,再点击close,返回仿真界面重新编译即可
    在这里插入图片描述

    (二)全加器输入原理图

    1.新建原理图

    在刚才的工程下再新建一个原理图文件,方法同上(跳转查看),以full_adder.bdf名将此全加器设计存在同一路径的文件夹中。
    共需要3个input(ain,bin,cin),2个output(cout,sum),2个half_adder,1个or2,连线如下:
    在这里插入图片描述

    电路图:
    在这里插入图片描述

    2.将设计项目设置成顶层文件

    将顶层文件full_adder.bdf设置为顶层文件的方法:project→set as top_level entity。如图:
    在这里插入图片描述

    或者
    在这里插入图片描述

    3.将设计项目设置成可调用的元件

    为了构成全加器的项层设计,必预将以上设计的半加器half_adder.bdf设置成可调用的元件。方法图所示,在打开半加器原理图文件half_adder.bdf的情况下,选择菜中File中的Create/Update→Create Symbol Files for Current File项,即可将当前文件h_adder. bdf变成一个元件符号存盘,以待在高层次设计中调用。在这里插入图片描述

    4.全加器仿真

    相关步骤和半加器仿真相同(跳转查看
    功能仿真图:
    在这里插入图片描述

    时序仿真图:
    在这里插入图片描述

    (三)verilog 语言编写1位全加器

    1.新建Verilog HDL文件

    在这里插入图片描述

    2.编写代码

    module full_adder(
    	//输入信号,ain表示被加数,bin表示加数,cin表示低位向高位的进位
    	input ain,bin,cin,
    	//输出信号,cout表示向高位的进位,sum表示本位的相加和
    	output reg cout,sum
    
    );
    reg s1,s2,s3;
    always @(ain or bin or cin) begin
    	sum=(ain^bin)^cin;//本位和输出表达式
    	s1=ain&cin;
    	s2=bin&cin;
    	s3=ain&bin;
    	cout=(s1|s2)|s3;//高位进位输出表达式
    end
    endmodule
    
    

    保存,设为顶层文件并编译:
    在这里插入图片描述

    查看电路图:
    在这里插入图片描述

    3.仿真波形图

    功能仿真图:
    在这里插入图片描述

    时序仿真图:
    在这里插入图片描述

    (四)硬件下载测试

    1.引脚绑定

    引脚绑定前先要确定具体硬件电路,即目标芯片与外围电路(输入、输出显示等)的连接情况。实验室使用的ED2-115开发板,除了核心FPGA芯片外,还自带一些外围输入输出电路。我们就是利用这些输入输出电路来进行硬件测试。
    开发板:
    在这里插入图片描述

    全加器引脚绑定设计:开发板上的18个拨码开关选其中三个,SW0,SW1,SW2分别接ain、bin、cin(开关向上拨和向下拨分别显示输入是高还是低电平);LED0,LED1分别接cout和sum,灯亮表示输出为“1”,灯灭表示输出为“0”。
    硬件设计好后,还需要查引脚图(引脚图见附录)进行引脚绑定。
    从 附 录 “ 表 4-1 拨 动 开 关 引 脚 配 置 ” 中 找 到 输 入 的 三 个 开 关
    SW0,SW1,SW2,再找到对应的“FPGA引脚号”。如图:
    在这里插入图片描述

    相应的,在附录的表 4-3 中查找到 LED 的引脚配置。
    在这里插入图片描述

    然后在软件中,从菜单中选择“assignments→pin planner”,如图
    在这里插入图片描述

    调出引脚绑定窗口,然后从下拉窗口中选择相应的输入输出端口,再在“location”栏填入对应的 FPGA 引脚即可,如图。
    在这里插入图片描述

    选定了引脚之后原理图文件一定要再编译一次,才能真正把引脚绑定上。引脚绑定好并编译过的文件如图
    在这里插入图片描述

    然后就可以下载到硬件上进行测试了。

    2.硬件测试

    (相关驱动配置:该链接的第四章
    把开发板接上电源,USB 接口接电脑。打开电源开关(注意不用下载时请一定关闭开关,以免烧坏板子)。点击软件工具栏上的按钮在这里插入图片描述
    则出现下载界面。第一次下载需安装硬件。即在下载界面中点击按钮“hardware setup…”,然后在弹出的对话框中选择“USB blaster”,再点击“ok”,则硬件被安装上。
    在这里插入图片描述

    安装好硬件的界面如图。然后在下载的.sof 文件后面的复选框中打勾,再点击”start”,当进度条达到 100%时,即下载成功,可以进行硬件观测。
    在这里插入图片描述

    硬件观测图:

    ainbincincoutsum
    00000

    在这里插入图片描述

    ainbincincoutsum
    00101

    在这里插入图片描述

    ainbincincoutsum
    01001

    在这里插入图片描述

    ainbincincoutsum
    01110

    在这里插入图片描述

    ainbincincoutsum
    10001

    在这里插入图片描述

    ainbincincoutsum
    10110

    在这里插入图片描述

    ainbincincoutsum
    11010

    在这里插入图片描述

    ainbincincoutsum
    11111

    在这里插入图片描述

    真值:
    在这里插入图片描述

    三、总结

    通过硬件观测与真值一致,1位全加器成功实现。在实验过程中,仿真波形图那里遇到了一些问题,通过在网上查找资料成功解决,其余就比较容易。

    参考资料

    半加器——百度百科
    全加器——百度百科
    Quartus II 13.1的安装及使用
    Modelsim SE版本的安装及使用方法
    FPGA——1位全加器的实现

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一位全加器的原理图设计

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