一位全加器
一、实验原理与目的

实验目的：使用vhdl设计出来一个一位全加器。
实验原理：本实验的原理是利用两个一位的半加器来组成一个一位的全加器。在程序设计中，利用组件化的思想来调用两个功能比较简单的半加器来实现功能稍加复杂的全加器。而一位半加器的设计思想就是利用真值表来进行设计即可。

二、实验代码






**代码分析：**实验代码由三部分组成，第一部分是使用真值表来描述一个半加器，有两个输入端a，b和两个输出端co，so；第二部分是或门的逻辑描述，是进位的输出端；第三部分是顶层的设计描述，综合两个部分，实例化出来两个半加器组成一个一位半加器，或们来实现进位。
三、原件图展示

四、测试波形

仿真之前设置的波形


仿真之后的波形



仿真结果分析：

第一段0到160，此时三个输入端均为一，那么相加之后的结果是3，那么就是11，cout和sum都是1。
第二段从160到320，此时三个输入端都是0，那么输出也应该是0，那么cout和sum都是0.
第三段三个输入端是1，1,0，那么输出的应该是2，产生进位，sum为0，cout是1.
最后一段是三个输入端是0,1，1，那么进位端cout为1，sum为0.

   实验基于多思计算机组成原理网络虚拟实验系统

       实验室地址：http://www.dsvlab.cn/

      实验目的：

                1.完成全加器的电路图

                 2.实现 2 位串行进位并行加法器


前置知识：

半加器：


     半加器电路是指：对两个输入数据位相加，输出一个结果位和进位，没有进位输入的加法器电路。 是实现两个一位二进制数的加法运算电路

     类比：现实中我们可以很容易计算出 1 + 1 = 2这样简单的基础加法问题，但是计算机中没有人这样智能，计算机本质就是元器件，逻辑电路组成的工具。

     计算机必须借助基本的逻辑元部件才能实现加法操作。


基本电路逻辑单元

 



 

半加器逻辑真值表

被加数A
			
被加数字B
			
和数S
			
进位数C
		
0
			
0
			
0
			
0
		
0
			
1
			
1
			
0
		
1
			
0
			
1
			
0
		
1
			
1
			
0
			
1
		
 


   不难看出：

        半加器的基本实现通过基本逻辑单路异或电路就能实现对和的计算

        进位的统计则完全可以借助一个与门电路来进行实现

特点：

     输入没有进位，而输出没进位


基本电路图：

     




不难看出，半加器的电路还是相对简单的，一个异或逻辑单元，一个与门逻辑单元，接入输入信息接通电源后就能实现~~~


全加器


   全加器英语名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器

特点：

    在半加器基础上改进，使得输入有进位，输出有进位，即三输入二输出的一个部件


全加器真值表

输入
			
 输出
		
Ai
			
Bi
			
Ci
			
Si
			
 Ci+1
		
0
			
0
			
0
			
0
			
0
		
0
			
0
			
1
			
1
			
0
		
0
			
1
			
0
			
1
			
0
		
0
			
1
			
1
			
0
			
1
		
1
			
0
			
0
			
1
			
0
		
1
			
0
			
1
			
0
			
1
		
1
			
1
			
0
			
0
			
1
		
1
			
1
			
1
			
1
			
1
		

1 位二进制加法器有三个输入量：两个二进制数字 Ai、Bi 和一个低位的进位信号 Ci，这三个值相加产生一个和输出 Si 以及一个向高位的进位输出 Ci+1，这种加法单元称为全加器，其逻辑方程如下：

    Si=Ai⊕Bi⊕Ci (1.1)     [⊕异或操作]

    Ci+1=AiBi+BiCi+CiAi

所需电路元器件：

      与非门、异或门、开关、指示灯

思路：

    求和部分：逐位相加，两个输入相加，之后再同进位输入信息相加   --------> 异或门实现

    进位部分：输入与非  输入和同进位与非   之后两个结果在进行与非  -----> 借助与非电路实现

 

电路逻辑图：  





 2 位串行进位并行加法器 的实现

     将全加器进行串接，进位信息前一个全加器提供





串行进位并行加法器的主要缺点是什么？有改进的方法吗？

     答：高位的运算必须等到低位的进位产生才能进行，因此运算速度较慢。

      改进方法：为了提高运算速度，可采用超前进位的方式，即每一位的进位根据各位的输入同时预先形成，而与低位的进位无关。比如74ls283芯片

能使用全加器构造出补码加法/减法器吗？

    答：可以。因为当前计算机中加法和减法都是通过加法器来实现的。数值一律用补码来存储可以将符号位和其他位一起处理，便于加法和减法运算。


小结


   重点阐述半加器，全加器，二位串行并行加法器的原理及电路图，同时给出真值表的分析

广工计算机组成原理实验

实验二要求：

例2-19一位全加器，要做出仿真波形

提交完整详细的代码，元件图，测试波形，说明文字
一、实验目的

学习、掌握QuartusII开发平台的基本使用
设计一个一位全加器，并验证全加器的功能

二、实验说明和实验原理
一个一位全加器可以用两个一位半加器和一个或门连接而成。而一个一位半加器可由基本门电路组成。

半加器设计原理：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。

其中：a、b分别为被加数与加数，作为电路的输入端；s0为两数相加产生的本位和，它和两数相加产生的向高位的进位c0一起作为电路的输出。
全加器设计原理：除本位两个数相加之外，还要加上从低位来的进位数，称为全加器。

其中：a为被加数，b为加数，c为低位向本位的进位，c0为本位向高位的进位，s0为本位和。

三、实验内容
利用VHDL编辑程序实现半加器和或门，再连接半加器和或门完成全加器的设计。
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY f_adder IS
	PORT (ain,bin,cin:IN STD_LOGIC;
		  cout,sum:OUT STD_LOGIC);
END ENTITY f_adder;
ARCHITECTURE fd1 OF f_adder IS
	COMPONENT h_adder
		PORT (a,b:IN STD_LOGIC;
			  co,so:OUT STD_LOGIC);
	END COMPONENT;
	COMPONENT or2a
		PORT(a,b:IN STD_LOGIC;
			 c: OUT STD_LOGIC);
	END COMPONENT;
SIGNAL d,e,f : STD_LOGIC;			
	BEGIN
	u1: h_adder PORT MAP(a=>ain,b=>bin,co=>d,so=>e);
	u2: h_adder PORT MAP(a=>e,b=>cin,co=>f,so=>sum);
	u3: or2a PORT MAP(a=>d,b=>f,c=>cout);
END ARCHITECTURE fd1;

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY h_adder IS
	PORT (a,b:IN STD_LOGIC;
		  co,so:OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE fh1 OF h_adder IS
BEGIN
	so<=NOT(a XOR (NOT b));
	co<=a AND B;
END ARCHITECTURE fh1;

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY or2a IS
	PORT(a,b:IN STD_LOGIC;
		 c: OUT STD_LOGIC);
END ENTITY or2a;
ARCHITECTURE one OF or2a IS
	BEGIN 
		c<=a OR b;
END ARCHITECTURE one;

四、元件图

五、测试结果

六、实验心得

通过这次实验，学习且掌握了QuartusII开发平台的基本使用。
能设计出一个一位全加器，并验证全加器的功能。
学会了使用元件例化语句。例化语句用于层次设计，即在当前设计中调用一个已经设计好的功能模块。

COMPONENT 元件名 IS 
      PORT  (端口名表) ;
    END COMPONENT 文件名 ; 

例化名 : 元件名 PORT MAP( [端口名 =>] 连接端口名,…);

1.1 实验目的
1）	熟悉多思计算机组成原理网络虚拟实验系统的使用方法。

2）	掌握全加器的逻辑结构和电路实现方法。

1.2 实验要求
1）	做好实验预习，复习全加器的原理，掌握实验元器件的功能特性。

2）	按照实验内容与步骤的要求，独立思考，认真仔细地完成实验。

3）	写出实验报告。

1.3 实验电路
本实验使用的主要元器件有：与非门、异或门、开关、指示灯。


一位全加器的逻辑结构如图 1.1 所示，图中涉及的控制信号和数据信号如下：

1）	Ai、Bi：两个二进制数字输入。

2）	Ci：进位输入。

3）	Si：和输出。

4）	Ci+1：进位输出。
1.4 实验原理
1 位二进制加法器有三个输入量：两个二进制数字 Ai、Bi 和一个低位的进位信号 Ci，这三个值相加产生一个和输出 Si 以及一个向高位的进位输出 Ci+1，这种加法单元称为全加器，其逻辑方程如下：

Si=Ai⊕Bi⊕Ci                             (1.1)

Ci+1=AiBi+BiCi+CiAi

1.5 实验内容与步骤


运行虚拟实验系统，从左边的实验设备列表选取所需组件拖到工作区中，按照图 1.1 所示搭建实验电路，得到如图 1.2 所示的实验电路。




打开电源开关，按表 1-1 中的输入信号设置数据开关，根据显示在指示灯上的运算结果填写表 1-1 中的输出值。




关闭电源开关，增加元器件，实现一个 2 位串行进位并行加法器。用此加法器进行运算，根据运算结果填写好表 1-2。
      ![表1-2 2位串行进位并行加法器真值表 ](https://img-blog.csdn.net/20181003184210711?watermark/2/text/aHR0cHM6Ly9ibG9nLmNzZG4ubmV0L0pJQVlJTllB/font/5a6L5L2T/fontsize/400/fill/I0JBQkFCMA==/dissolve/70)



*解题思路分析：
对于三个一位二进制a,b,c全加器，其中逻辑为异或。即是1异或0为1，0异或1为1。由图不难分析，先与非门逻辑再异或门逻辑，或是先异或门逻辑再与非门逻辑。也就不难得到如图所示的真值表。

对于一个2为串行进位并行加法器，将两个1位2进制加法器并联在一起。其中低位加法器的高位进位输出作为高位的输入C2.再分析异或门与非门的相关逻辑不难得出如图所示的2位串行进位并行加法器的真值表。*


1.6 思考与分析

串行进位并行加法器的主要缺点是什么？有改进的方法吗？

答：高位的运算必须等到低位的进位产生才能进行，因此运算速度较慢。改进方法：为了提高运算速度，可采用超前进位的方式，即每一位的进位根据各位的输入同时预先形成，而与低位的进位无关。
能使用全加器构造出补码加法/减法器吗？

答：可以。因为当前计算机中加法和减法都是通过加法器来实现的。数值一律用补码来存储可以将符号位和其他位一起处理，便于加法和减法运算。

总结及心得体会
这个实验主要考察了我们的电路设计和调试能力，通过一个简单加法器的形式，目的是为了让我们掌握电路设计和分析的方法和能力。为了对电路设计过程中遇到的问题作出一个较好地解决和解释，必须要对系统或者设计有着很清楚的认识。
通过这个实验，我查阅了书籍和网络资源，较清楚地了解了2位二进制加法器的功能和内部运算过程，这对我的研究能力和探知能力有着举足轻重的作用。实验电路设计之后，我对电路设计的流程以及过程中时常会遇到的问题进行了系统地归纳，这对我的以后的电路设计能力有着推动作用，也让我对电路设计的技巧有了较好地掌握