在之前对于同步计数器的设计中, 我从未验证过输出Y对于下一位(较高位)计数器的影响. 之前对于计数器的输出Y值的设定就有一定的疑惑, 今日终于有了更进一步的理解. 我们通过同步十进制加法计数器和同步六进制加法计数器的有机组合来看一下这其中的奥妙.
对于同步十进制加法计数器的设计, 我们都知道在1001->0000时, Y由0->1: 那么问题来了, 究竟是电路状态为1001时Y=1还是电路状态为0000时Y=1呢——我的课本上告诉我是1001. 可真正将该结论应用到实际中时, 我发现, 这是错误的: 若按书上的思路来, 电路状态来到08后, 会变到19, 而后再变为10(这很显然是不对的); 电路状态在18、28、38、48、58时都会面临这一问题.
根据出现的问题, 我将同步十进制加法计数器部分的输出Y改为Y=Q3n'Q2n'Q1n'Q0n', 再模拟电路波形后发现, 上述问题已不存在. 吸取了这一教训后, 我又将同步六进制加法计数器部分的输出Y改为Y=Q2n'Q1n'Q0n'.
当然, 我也只是用multisim7模拟了电路的运行情况, 并不是真正意义上的运行, 所以我的结论有可能不完全正确, 还请各位朋友帮我分析这一问题, 在这向提供宝贵意见的朋友们表示衷心的感谢!
最后, 我们来看一下该如何有机组合这两个电路.
(1)准备好统一使用上升沿触发的D触发器构成的同步十进制加法计数电路,
(2)准备好统一使用上升沿触发的D触发器构成的同步六进制加法计数电路,
(3)将信号发生器的输出端接到每个同步十进制加法计数电路中的D触发器的CLK端,
(4)将同步十进制加法计数电路的输出Y接到每个同步六进制加法计数电路中的D触发器的CLK端,
(5)用两个4输入数码管, 实时显示两个电路的状态.
由于电路版图过大, 下面只展示电路图的缩略版本, 若想获取更加详细的电路图, 可从本博客的资源中找到该电路的详细设计过程及电路逻辑图.
目录
当我们真正面对计算机，就会发现，加法计算就是计算机要做的唯一工作。
一、二进制数加法表
二进制数加法与十进制数加法最大的不同就在于二进制数加法中用到了一个更为简单的加法表：
或者这样：
一对二进制数相加的结果中具有两个数位，其中一位叫做加法位，另一位则叫做进位位。
例如，1加1等于0，进位为1。
二、加法位
加法位的逻辑表：
或门的逻辑表和加法位的逻辑表很相似，除了右下角的结果：
与非门的逻辑表同样和加法位的逻辑表很相似，除了左上角:
所以，可以将或门、与非门和与门三个逻辑门相连来达成加法位的逻辑关系：
实际上加法位的电路叫做异或门。
异或门的逻辑表：
异或门的简写符号：
三、进位位
进位位的逻辑表：
很明显，进位位的逻辑表和与门的逻辑表一致。
所以，可以用与门达成进位位的逻辑关系。
四、半加器
可以将与门和异或门连在一起来计算两个二进制数（即A和B）的和：
这就是半加器。
半加器的简写符号为：
之所以叫半加器是有原因的，因为它没有做到的是将之前一次的加法可能产生的进位位纳入下一次运算。
五、全加器
为了对三个二进制数进行加法运算，需要将两个半加器和一个或门做如下连接：
这就是全加器。
全加器的简写符号如下：
六、二进制加法器
二进制加法器如下所示：
要组成二进制加法器，首先将最右端的两个开关和最右端的一个灯泡连接到一个全加器上。
第1列全加器的进位输入端是接地的，这表示第1列的进位输入是一个0。
第一个全加器的进位输出就是第二个全加器的进位输入。
随后的每列二进制数都以同样的方式连接。每一列进位输出都是下一列的进位输入。
最终，第8个灯泡和最后一对开关将以如下方式连接到全加器上：
最后一个进位输出将被连接到第9个灯泡上。
这个二进制加法器的连接线路如下：
下面是画成一个盒子的完整的8位二进制加法器：
另一种8位二进制加法器可用下图表示：
每个与门、或门和与非门都需要两个继电器，因此一个异或门就包含6个继电器。
一个半加器是由一个异或门和一个与门组成的，因此一个半加器就需要8个继电器。
每个全加器由两个半加器和一个或门组成，所以一个全加器就需要18个继电器。
一个8位二进制加法器由8个全加器组成，所以总共需要144个继电器。
七、回顾与前瞻
如今，计算机已经不再使用继电器了！尽管它曾经被使用过。
第一台数字计算机在20世纪30年代被建造完成，当时所使用的就是继电器，后来也使用过真空管。
今天的计算机使用的是晶体管。
在被用到计算机中时，晶体管的工作方式与继电器基本相同。
但是晶体管要比继电器计算速度更快，体积更小，而且噪声更弱、耗能也更低，而且更便宜。
搭建一个8位加法器仍然需要144个晶体管，但是电路却是极小的。
有了逻辑门电路后就可以在此基础上实现二进制加法器了，二进制加法与十进制加法类似满2结果为0并向前进1。
例如0000_0011+0000_0001=0000_0100，我们将二进制的每个比特位分开并相加，第一个1和1相加得0，进位为1，第二个1加0加1得0，进位为1，第三个0加0加1得1，进位为0。现将加位输出和进位输出分开可得：
加位运算结果和异或门相同，进位运算结果和与门相同，因此第一位的加法运算可表示成：
但是到第二位的时候需要将进位参与运算，所以第二位的加法算法需要3个数的加法可表示成：
以下表格表示3个数相加所有可能的结果：
现将其表示为全加器：
最后将全加器按照下图的方式连接即每个全加器的进位输出是下一个全加器的进位输入：
以上就是8位加法器，开始的进位输入为0。
到这里应该可以看出加法器本质上就是由n个逻辑门构成的，而逻辑门又是由n个继电器构成，所以加法器本质上就是由n个继电器组合起来的。不由感叹1生2，2生万物啊，呵呵哒。。。
转载于:https://my.oschina.net/u/1268334/blog/3093896
3.9 二进制加法器
一个算术电路就是一个组合电路，它对二进制数或用二进制编码表示的十进制数执行加、减、乘、除运算。我们将采用层次、迭代的设计方法实现算术电路。首先从最底层开始，设计一个电路实现两个一位二进制数相加。这个简单的加法包含4个可能的基本操作：0＋0＝0，0＋1＝1，1＋0＝1，1＋1＝10。前三个运算产生的和只需要一位表示，但是当加数和被加数都等于1的时候，和就需要两位表示。正因为如此，运算的结果需要两位表示：进位与和。由两位加法产生的进位将加到下一个高位的有效位中。实现两位相加的组合电路称为半加器（half adder）。实现三个位（两个有效位和一个先前位产生的进位）相加的电路称为全加器（full adder）。两个半加器可以用来实现一个全加器，半加器和全加器的命名就是基于这个原因。在算术电路设计中，半加器和全加器是基本的算术模块。
3.9.1 半加器
半加器是一个产生两位二进制数的和的算术电路，这个电路有两个输入和两个输出。输入变量是加数和被加数，输出变量是产生的和与进位。用X和Y表示两个输入，用S（和）和C（进位）表示输出。半加器的真值表如表3-11所示。输出C只有当两个输入都为1时才为1，输出S表示和的最低有效位。从真值表可以很容易得到两个输出的布尔表达式：
S＝XY＋XY＝XY
C＝XY
如图3-40所示，半加器可以用一个异或门和一个与门来实现。3.9.2 全加器
全加器是实现三位数相加的组合逻辑电路。除了三个输入，全加器还有两个输出。输入变量中的两个用X和Y表示，代表相加的两个有效位，第三个输入Z表示来自前一个低位产生的进位。两个输出是必不可少的，因为三位相加的和在0～3之间变化，而2和3需要两位二进制数表示。同样，两个输出用S（和）与C（进位）来表示。二进制变量S表示相加的和，C表示产生的进位输出。全加器的真值表如表3-12所示。输出值由三位输入的算术和决定。当所有输入都为0时，输出均为0。当输入仅有一个为1或三个全为1时，输出S为1。当输入有两个或三个为1时，输出C为1。图3-41给出了全加器的两个输出的卡诺图。两个输出的积之和的最简表达式为：全加器的两级实现需要七个与门和两个或门。但是，输出S的卡诺图可看作奇函数，此类函数在2.6节中已讨论过，输出C的表达式可进一步处理包含X和Y的异或运算。全加器的布尔表达式用异或运算表示又可写成：
3.9.3 二进制行波进位加法器
一个并行加法器是一个仅采用组合逻辑计算出两个二进制数算术和的数字电路。并行加法器并行地连接n个全加器，所有的输入位同时加载至全加器以产生和。
并行加法器中的所有全加器用级联的方式连接在一起，一个全加器的进位输出连接到下一个全加器的进位输入。由于加法器最低有效位产生的进位1可能经过多个全加器传递到最高有效位，就好像一个小卵石丢入池塘激起的波浪一样，因此这种并行加法器又称为行波进位加法器（ripple carry adder）。图3-43给出了由4个全加器级联形成的一个4位行波进位加法器。被加数A和加数B的下标从右至左依次递增，下标0表示最低有效位。进位位将整个全加器链式地连接起来。并行加法器的进位输入为C0，进位输出为C4。一个n位的行波进位加法器需要n个全加器，每个进位输出连接到下一个高位全加器的进位输入。例如，考虑两个二进制数A＝1011与B＝0011。它们的和S＝1110，采用4位行波进位加法器的计算过程如下所示：最低有效位的进位输入置为0。每个全加器接收A和B的相应位和进位输入，产生和S与进位输出。每个全加器的进位输出是下一个高位全加器的进位输入，如灰线所示。
4位加法器是数字部件作为基本模块实现系统的典型实例。它可用于包括算术运算在内的许多应用领域。如果采用常规设计方法设计4位加法器，由于电路有9个输入，则真值表有512行。而采用4个全加器的级联，可以简单、直接地实现该电路，而不需要构建512行的真值表。迭代电路和电路重用的魅力在此例中得到了诠释。
