题目

题目描述：
输入一个字符串，然后对每个字符进行奇校验，最后输出校验后的二进制数(如’3’，输出：10110011)。
输入描述：
输入包括一个字符串，字符串长度不超过100。
输出描述：
可能有多组测试数据，对于每组数据，
对于字符串中的每一个字符，输出按题目进行奇偶校验后的数，每个字符校验的结果占一行。

理解

奇校验：
校验数据完整性的一种方法，一个字节的8个数据位与校验位加起来之和有奇数个 1。
校验线路在收到数后，通过发生器在校验位填上 0 或 1，以保证和是奇数个 1。
因此，校验位是 0 时，数据位中应该有奇数个 1；
而校验位是 1 时，数据位应该有偶数个 1。
如果读取数据时发现与此规则不符,CPU会下令重新传输数据。

代码过程：
进行与运算，得到其二进制形式及 1 的个数；
根据得到的 1 的个数与整形 1 进行与运算，如果与结果为 0 ，则校验位置为 1；

代码

import java.util.Scanner;

public class Main {
    public static void Test(char[] s) {
        //一个字节8个数据位
        int[] result  = new int[8];

        for(int i=0; i<s.length; i++) {
            int n = 0x01;
            int j = 7;
            int sum = 0;

            //进行7次与运算，得到其二进制形式及 1 的个数
            while(j>0) {
                // 与运算
                result[j] = (s[i] & n) == 0 ? 0 : 1;
                if(result[j] == 1) {
                    sum++;
                }
                n = n << 1;
                j--;
            }

            // 进行校验
            if((sum & 1) == 0) {
                result[0] = 1;
            }
            for(int k=0; k<result.length; k++) {
                System.out.print(result[k]);
            }

            result[0] = 0; //一次完成，重新置0
            System.out.println();
        }
    }

    public static void main(String[] args) {
        Scanner in = new Scanner(System.in);
        while(in.hasNext()) {
            String str = in.nextLine();
            Test(str.toCharArray());
        }
    }
}

1. 介绍

·奇偶校验：根据被传输的一组二进制代码的数位中“1”的个数是奇数或偶数来进行校验。采用奇数的称为奇校验，反之，称为偶校验。采用何种校验是事先规定好的。通常专门设置一个奇偶校验位，用它使这组代码中“1”的个数为奇数或偶数。若用奇校验，则当接收端收到这组代码时，校验“1”的个数是否为奇数，从而确定传输代码的正确性。 粘贴的

2. 例如
   发送端传输字节8’bx0111010;x是校验位，使用奇校验，因为字节中有效数据位中1的个数为4位，所以x位填1，是字节满足1的个数为奇数。
3. 快速确定校验位
   缩位异或运算符^, bits = 7’b0111010; 因为 ^bits = 0; 所以 x = 1’b1; 此处若bits中有5个1，^bits1 = 1; 那么x=1’b0;上图对缩减解释的好，剪切自http://www.techbulo.com/2830.html
4. 接收端奇校验
   对接收的字节进行缩减异或，若为1则正确，0位错误。
5. verilog代码

//odd check
//result 1 is correct
module parity_check_top(
input	wire	[7:0]	bits,
output  wire    		odd_error
);
assign odd_error = ^bits;
endmodule



//add parity bit
module gen_odd_bit_for7(
input	wire	[6:0]	bits,
output	wire	[7:0]   parity
);
assign parity = (^bits == 1 ) ? {1'b0,bits}:{1'b1,bits};
endmodule