摘要：本章将重点介绍组合逻辑电路的特点以及组合逻辑电路的分析方法和设计方法。首先讲述组合逻辑电路的共同特点和一般的分析方法和设计方法。然后就几种常用且经典的组合逻辑电路模块，从分析或设计的角度进行解读，并在模块的基础上，初步介绍如何用硬件描述语言描述组合逻辑电路。最后着重从物理概念上说明竞争-冒险现象及其成因，并扼要地介绍消除竞争-冒险现象的常用方法。

基本概念  

组合逻辑电路：任何时刻，输出状态只决定于同一时刻的输入状态的组合，而与电路原来状态无关的的逻辑电路。

逻辑功能描述：对于任何一个多输入、多输出的组合逻辑电路，都可以用图1所示的框图表示。




图中、、···、表示输入变量，、、···、表示输出变量。输出与输入间的逻辑关系可以用一组逻辑函数表示：

                                                                     

组合逻辑电路的分析方法和设计方法

分析步骤：


由逻辑图逐级写出各输出端的逻辑表达式
	
化简（最简与或式）和变换各逻辑表达式
	
列出真值表
	
根据真值表和逻辑表达式对电路进行分析，并确定电路的功能


设计步骤：


进行逻辑抽象:分析问题的因果关系，确定输入输出变量，定义输入输出逻辑状态的含义，对给的的因果关系列真值表。
	
从真值表写出逻辑函数式。
	
选定器件类型
	
将逻辑函数化简或转换成适当的描述形式。
	
根据化解或转换后的逻辑式，画出逻辑电路的连接图
	
设计验证
	
工艺设计





 

若干常用组合逻辑电路

人们在实践中遇到的逻辑问题层出不穷，因而为解决这些逻辑问题而设计的逻辑电路也不胜枚举。其中有些逻辑功能电路经常、大量地出现在各种数字系统当中。这些逻辑功能电路包括编码器、译码器、数据选择器、数值比较器、运算器等。下面将对这些常用数字电路模块逐一进行介绍。

编码器

将二进制码按一定规律编排，使每组代码具有一特定的含义，称为编码。实现编码功能的逻辑电路称为编码器。

普通编码器

任何时刻只允许输入一个编码信号，否则输出将发生混乱。







优先编码器

在优先编码器电路中，允许同时输入两个以上的编码信号。不过在设计优先编码器时已经将所有的输入信号按优先顺序排了队，当几个输入信号同时 出现时，只对其中优先权最高的一个进行编码。

图5给出了8线-3线优先编码器74HC148的逻辑图。如果不考虑由G1、G2和G3构成的附加控制电路，则编码器电路只有图中虚线框以内这一部分。







功能分析：


S’——片选端（选通输入端）
S’=0时，正常工作； S’=1时，所有输出为高电平。

YS’——无编码指示端（选通输出端）
YS’=0时，表示电路工作，但无编码输入；

YS’=1，且S’=0时，表示电路工作且有编码。

YEX’——扩展端 
YEX’=0时，表示电路工作，且有编码输入；

YEX’=1，且S’=0时，表示电路工作但无编码。


二－十进制优先编码器

在常用的优先编码器电路中，除了二进制编码器以外，还有一类称为二－十进制优先编码器。




译码器

将具有特定含义的输入代码转换成相应的输出信号，称为译码。实现译码功能的逻辑电路称为译码器。

二进制译码器

输入：二进制代码； 输出：与代码一一对应的高低电平信号。

用二极管与门阵列组成的3线－8线译码器




用二极管与门阵列构成的译码器虽然比较简单，但也存在两个严重的问题。其一是电路的输入电阻较低而输出电阻较高，其二是输出的高低电平发生偏移。因此，通常只在一些大规模集成电路内部采用这种结构，而在一些中规模集成电路译码器中多采用三极管集成门电路结构。

用与非门组成的3线－8线译码器




 

二－十进制译码器74LS42

二－十进制译码器的逻辑功能是将输入CBD码的10个代码译成10个高、低电平输出的信号。




BCD－七段显示译码器7448

七段字符显示器：常见的有半导体数码管、液晶显示器两种。




数据选择器

在多路数据传送过程中，能够根据需要将其中任意一路挑选出来的电路，叫做数据选择器，也称为多路选择器或多路开关。

数据选择器CC14539




加法器

两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化作若干步加法运算进行的。因此，加法器是构成算术运算器的基本单元。

1位加法器

半加器：半加器是不考虑低位进位的一位二进制加法器。




全加器：全加器是考虑了低位进位的一位二进制加法器。




多位加法器

串行进位加法器：把全加器的进位输出接下一位全加器的进位输入，可构成串行多位加法器。




对于串行4位加法器，从数据给出到得出结果，约需4个全加器的延时，因为高位的加运算只有在低位运算结果（进位输出）得出后才能进行，所以速度较慢。

超前进位加法器：分析略。




数值比较器

在一些数字系统中，经常要求比较两个数值的大小。为完成这一功能所设计的各种逻辑电路称为数值比较器。

1位数值比较器

图17给出的是一种实用的1位数值比较器电路。




 

多位数值比较器

多位二进制比较，如果高位已比较出“>”或“<”, 低位不需要进一步比较, 否则要进一步比较低位数据。




层次化和模块化的设计方法

对于较复杂的组合逻辑电路，往往不适合用一组方程式直接描述它们的逻辑功能，因而需要用层次化和模块化的设计方法。

层次化的设计方法是指“自顶而下”对整个设计任务进行分层和分块的划分，降低每层的复杂度，简化每个模块的功能；或“自底向上”地对每一个有限复杂度的模块进行实现或调用。模块化的设计方法是指将经过设计和验证的能完成一定功能的逻辑电路封装成模块，在后续的设计中都可以反复使用。

这两种方法核心是首先将电路逐级分解为若干个简单的模块，然后再将这些模块设计好并连接起来。两种方法在设计实现中往往一起使用。

可编程逻辑器件

这点击这里初步了解，详见博主FPGA系列博客。

硬件描述语言

同上。

组合逻辑电路中的竞争－冒险现象

竞争冒险现象及其成因

竞争：将门电路两个输入信号同时向相反的逻辑电平跳变（一个从1变为0，另一个从0变为1）的现象称为竞争。

竞争-冒险：由于竞争而在电路输出端可能产生尖峰脉冲的现象称为竞争-冒险。

竞争-冒险产生的原因：1.信号A、B不可能突变，状态改变要经历一段极短的过渡时间。2.信号A、B改变状态的时间有先有后，因为它们经过的传输路径长短不同，门电路的传输时间也不可能完全一样。




检查竞争－冒险现象的方法

公式判定法、计算机辅助分析法、实验检验法。

消除竞争－冒险现象的方法

接入滤波电容：由于竞争-冒险而产生的尖峰脉冲一般都很窄（多在几十纳秒以内），所以只要在输出端并接一个很小的滤波电容，就足以把尖峰脉冲的幅度削弱至门电路的阈值电压以下。这种方法的优点是简单易行，而缺点是增加了输出电压波形的上升时间和下降时间，使波形变坏。

引入选通脉冲：在电路中引入一个选通脉冲p。如图20所示。




修改逻辑设计：当竞争-冒险是由单个变量改变状态引起时，则可用增加冗余项的方法予以消除。

参考链接


《数字电子技术基础》（第六版）高等教育出版社

    



http://hi.baidu.com/hieda/blog/item/a4e2f826a8295c138b82a142.html
1. 什么是竞争冒险？
2. 竞争冒险产生的原因？
3. 如何判断有竞争冒险？
4. 如何消除竞争冒险？
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1. 什么是竞争冒险？
       信号在通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,成为“竞争”；往往导致出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。
        如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在“冒险”。冒险是由变量的竞争引起的。冒险又分为逻辑冒险和功能冒险。
        简言之：在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争，竞争产生冒险。

2. 竞争冒险产生的原因？
（1）根本原因：延迟
（2）详细分析：
竞争冒险的产生受到四个要素的制约，即：时间延迟、过渡时间、逻辑关系和延迟信号相位。
[1]时间延迟，即信号在传输中受路径、器件等因素影响，输入端信号间出现的时间差异
[2]过渡时间，即脉冲信号状态不会发生突变，必须经历一段极短的过渡时间
[3]逻辑关系，即逻辑函数式
[4]延迟信号相位，即延迟信号状态间的相位关系，涵盖延迟信号同相位和延迟信号反相位两个方面。 延迟信号状态变化相同的则是延迟信号同相位，反之则是反相位。

      时间延迟和过渡时间要素是竞争冒险的产生原因，逻辑关系和延迟信号相位要素是竞争冒险的产生机制。由原因和机制，构成竞争冒险的产生条件。当电路满足产生条件时，则一定产生毛刺。
 
3. 如何判断有竞争冒险？

3.1 逻辑冒险的判断方法有两种： 
1). 代数法：
       在逻辑函数表达式中，若某个变量同时以原变量和反变量两种形式出现，例如：逻辑函数在一定条件下可简化为Y=A+A反或Y=A*A反就具备了竞争条件。去掉其余变量（也就是将其余变量取固定值0或1），留下有竞争能力的变量，
       如果表达式为F=A+A~(用A~表示A的反变量，以下同)，就会产生0型冒险(F应该为1而实际却为0)；如果表达式为F=AA~,就会产生1型冒险。 
       例：表达式 F=AB+CB~,当A=C=1时，F=B+B~，在B发生跳变时，可能出现0型冒险。 

2). 卡诺图法：将函数填入卡诺图，按照函数表达式的形式圈好卡诺圈。 
      A\BC| 00 01 11 10 
       -----------------------
      0     |   0   0   0   1 
      1     |   0   1   1   1 

       F=AC+BC~的卡诺图（将101和111的1圈一起，010和110的1圈一起） 
通过观察发现，这两个卡诺圈相切。则函数在相切处两值间跳变时发生逻辑冒险。（前提是这两个卡诺圈没有被其他卡诺圈包围） 

3.2 功能冒险的判断： 
       功能冒险是当多个输入信号同时变化的瞬间，由于变化快慢不同而引起的冒险。 
       卡诺图法：依然用上面的卡诺图，按同样函数圈好。举例F=AC+BC~中，ABC从111变为010时，A和C两个变量同时发生了跳变，若A先变化，则ABC的取值出现了过渡态011，由卡诺图可以知道此时函数输出F为0，然而ABC在变化的前后的稳定状态输出值为1，此时就出现了0型冒险。这种由过渡态引起的冒险是由于电路的功能所致，因此成为功能冒险。 

3.3 综合逻辑冒险和功能冒险： 
       例 ：F=CD+BD~+AC~,自己画及圈卡诺图，可以发现信号ABCD从0100变化到1101可能存在0型功能冒险，不存在逻辑冒险。从0111变化到1110不存在功能冒险，而可能存在逻辑冒险。

3.4 总结判断竞争-冒险的方法： 
1、逻辑函数在一定条件下可简化为Y=A+A反或Y=A*A反； 
2、真值表卡诺图法； 
3、计算机辅助分析。
4. 如何消除竞争冒险？
      消除竞争-冒险的方法： 
1、引入封锁脉冲； 
2、引入选通脉冲； 
3、修改逻辑设计,增加冗余乘积项； 
4、接入滤波电容。 
     顺便提一句：时序逻辑中的竞争冒险可以用D触发器，格雷码计数器，同步电路等优秀的设计方案消除。


2008-01-16 17:09

转载于:https://www.cnblogs.com/asic/archive/2011/05/22/2053384.html

上篇博文：组合逻辑中的竞争与险象问题（四）说到了险象的分类，通过险象的分类，我们同时也明白了什么样的竞争会引起什么样的险象。

这篇博文来分析，险象对数字电路的影响以及如何消除险象？

险象对数字电路的影响

如果组合逻辑是同步电路中的组合成分，那么其输入是直接由寄存器驱动的，而其输出也是直接输送给寄存器的。因此，无论该组合逻辑是否会产生险象，我们都需要在时序分析中确保延迟最大的那条路径在下一次时钟有效沿到来之前就已经给出了稳定的值。所以，只需要通过时序分析，就可以有效遏制险象对后续电路的危害。

不过对于异步电路来说，险象的危害就凸显出来了。这种危害与比寄存器输出的不稳定态影响更加恶劣，因为即使每次只改变单个输入的值，也会造成输出不稳定的现象。（寄存器输出的不稳定态可以通过每次只改变单个输入来解决）。而如果该组合逻辑的输出是用于产生其他逻辑的时钟、异步复位信号等控制信号，则必然会导致后续的电路行为出现问题。因此对于异步电路来说，险象的危害相当之大。

消除险象的方法

险象是数字电路的一个隐患，因为对于任何FPGA设计来说，组合逻辑几乎必不可少。可以说，任何一个FPGA设计中几乎都充斥着各种各样的险象，但是我们依然可以做出稳定的FPGA设计，这说明对于险象，我们还是有着一些不错的应对策略的。

消除险象的思路有两种，一种是后向消除，一种是前向消除。

所谓后向消除，其大体思路就是保持组合逻辑原有的情况不变，根据险象的特征，对组合逻辑的输出做特定的处理，从而消除其中的险象。

所谓的前向消除，其大体思路就是从组合逻辑本身出发，通过适当的修改，让其不会发生险象。

对于险象来说，前向消除难度难度大于后向消除，后向消除几乎是万能的。前向消除所能解决的问题比较有限，并且解决思路比较复杂。

下面先谈谈后向消除：

时序采样法

后向消除中最具有代表性的方法就是时序采样法，在消除险象的各种方法中，时序采样法的使用最为广泛。可以说，只要你描述的是一个时序逻辑，你就已经有意或无意的使用了时序采样法来消除险象。

时序采样法几乎是万能的，因为对于任何一个组合逻辑来说，其输入与输出之间总存在一个最大延迟的路径。设这个最大的路径延迟为T，如果其输入在0时刻变化一次后就保持不变，那么T时刻后，其输出肯定会稳定到新输入应该对应的输出上，而在0到T时刻之间，该组合逻辑的输出可能会出现一系列不稳定现象。

因此，如果该组合逻辑是同步逻辑的一部分，那么我们只需要适当选择周期大于T的信号作为时钟就可以绕过0到T这段有问题的时刻，而采样到T时刻以后的稳定且正确的输出。并且由于每次组合逻辑的输入改变后都会在接下来至少T时刻以上的时间保持不变，因此也能保证输出具有足够的时间达到稳定。

由此可见，时序采样法的最大优点就是根本不关心组合逻辑的内容，因此适用面非常广。

至于前向消除法，暂时就不提了。不过是修改逻辑电路，例如逻辑冗余法是最具有代表性的方法。

 

 

 

FPGA（Field-Programmable Gate Array），即现场可编程门阵列，它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。对于时序如何用FPGA来分析与设计，本文将详细介绍。

基本的电子系统如图 1所示，一般自己的设计都需要时序分析，如图 1所示的Design，上部分为时序组合逻辑，下部分只有组合逻辑。而对其进行时序分析时，一般都以时钟为参考的，因此一般主要分析上半部分。在进行时序分析之前，需要了解时序分析的一些基本概念，如时钟抖动、时钟偏斜（Tskew）、建立时间（Tsu）、保持时间（Th）等。时序分析也就是分析每一个触发器（寄存器）是否满足建立时间/保持时间，而时序的设计的实质就是满足每一个触发器的建立时间/保持时间的要求。

 



图 1 基本的电子系统

一、时钟抖动和时钟偏斜

1. 时钟抖动

时钟信号边沿变化的不确定时间称为时钟抖动，如图 2所示。一般情况下的时序分析是不考虑时钟抖动，如果考虑时钟抖动，则建立时间应该是Tsu+T1，保持时间应该是Th+T2。



图 2 时钟抖动时序图

2. 时钟偏斜

时序偏斜分析图如图 3所示。时钟的分析起点是源寄存器（Reg1），终点是目标寄存器（Reg2）。时钟在图中的结构中传输也会有延迟，时钟信号从时钟源传输到源寄存器的延时为Tc2s，传输到目标寄存器的延时为Tc2d。时钟网络的延时为Tc2s与Tc2d之差，即Tskew=Tc2d-Tc2s。



图 3 时钟偏斜时序图

二、建立时间和保持时间

建立时间（Setup TIme）常用Tsu表示，指的是在触发器的时钟信号上升沿到来以前，数据和使能信号稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器，使能信号无效，也就是说在这个时钟周期对数据的操作时无效的；保持时间（HoldTIme）常用Th表示，指的是在触发器的时钟信号上升沿到来以后，数据和使能信号稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器，对数据的操作同样是无效的，使能信号无效。数据要能稳定传输，就必须满足建立时间和保持时间的关系，图 4标识了它们间的关系。



 

图 4 建立时间/操持时间的概念

三、发送沿和捕获沿

（1） 发送沿（Launch Edge）：前级寄存器发送数据对应的时钟沿，是时序分析的起点；

（1） 捕获沿（Latch Edge）：后记寄存器捕获数据对应的时钟沿，是时序分析的终点。相对于launch Edge通常为一个时钟周期，但不绝对，如多周期。

“信号跳变抵达窗口”：对latch寄存器来说，从previous时钟对应的Hold TIme开始，到current 时钟对应的Setup TIme 结束。

“信号电平采样窗口”：对latch寄存器来说，从current时钟对应的Setup Time开始，到current时钟对应的Hold Time结束。

launch寄存器必须保证驱动的信号跳变到达latch寄存器的时刻处于“信号跳变抵达窗口”内，才能保证不破坏latch寄存器的“信号电平采样窗口”。



 

图 5 Launch Edge和Latch Edge

四、数据和时钟的时序分析

如图 6所示，为分析建立时间/保持时间的基本电路图。Tclk1为Reg1的时钟延时，Tclk2为Reg2的时钟延时，Tco为Reg1固有延时，Tdata为Reg1的到Reg2之间组合逻辑的延时，Tsu为Reg2的建立时间，Th为Reg2的保持时间，设时钟clk周期为T，这里分析数据的建立时间和保持时间。



图 6 基本电路图

1、建立时间的分析

如图 7所示，建立时间的分析是以第一个launch Edge为基准，在Latch Edge查看结果。建立时间的裕量（T为时钟周期）：

Setup Stack = （T+Tclk2） – Tsu – （Tclk1+Tco+Tdata）

假设△T = Tclk2-Tclk1，则：

Setup Stack = （T+△T） – Tsu – （Tco+Tdata）

可见△T < 0影响建立时间，使建立时间的要求更加苛刻。因此对于△T尽量避免，采用同步单时钟，并且尽量采用全局的时钟信号，这样△T几乎为0，，△T的影响几乎不存在，可以忽略不计。

如果建立时间的裕量Setup Stack小于0，则不满足建立时间，也就会产生不稳定态，并通过寄存器传输下去。



图 7 建立时间时序分析图

2、保持时间的分析

如图 8所示，保持时间的分析是以第二个launch Edge为基准，在Latch Edge查看结果。保持时间的裕量：

Hold Stack = （Tclk1+Tco+Tdata） – Tclk2 – Th

假设△T = Tclk2-Tclk1，则：

Hold Stack = （Tco+Tdata） – △T – Th

可见△T > 0影响保持时间，使保持时间的要求更加苛刻。。因此对于△T尽量避免，采用同步单时钟，并且尽量采用全局的时钟信号，这样△T几乎为0，，△T的影响几乎不存在，可以忽略不计。

如果保持时间的裕量Hold Stack小于0，则不满足保持时间，也就会产生不稳定态，并通过寄存器传输下去。



图 8 保持时间时序分析图

五、DT6000S项目实例

DT6000S项目上有4路光以太网接口连接到FPGA，由FPGA进行实现MAC层和解码IEC61850的SV和GOOSE。以太网PHY通过MII接口和FPGA，因此FPGA与外部的接口有4路MII接口。项目初期是实现1路光以太网接口，并且验证功能正确之后，但是后期变成的4路光以太网时，总会存在1路光以太网通信不正常。经过分析得到是FPGA通MII接口和PHY的时序不满足。如图 9所示为MII接口的时序图，时序不满足分为TX_CLK和RX_CLK。

其一是PHY输出的TX_CLK和FPGA依据TX_CLK产生的TXD［3:0］&TX_EN延时大，主要延时为内部逻辑的延时，PCB延时小并且一致，导致PHY的TX_CLK的建立时间不满足，从而导致发送数据错误。

其二是PHY输出的RX_CLK和RXD［3:0］&RX_DV&RX_ER到FPGA内部同步触发器的延时之差太大，导致FPGA内部同步触发器的RX_CLK的建立时间不满足，从而导致接收数据错误。

因此FPGA在综合时需要添加约束，使之时序满足要求，约束的条件为TXD［3:0］和TX_EN的输出延时要少。RX_CLK和RXD［3:0］&RX_DV&RX_ER路径延时之差要小。添加约束之后，4路MII接口的光以太网数据通信就正常了。



图 9 MII时序图

这里阐述了时序分析基础，说明概念的同时进行了时序分析，通过时序分析理解建立时间和保持时间。希望大家阅读本文之后可以对FPGA时序分析有进一步的了解。

来源： http://www.elecfans.com/article/85/126/2017/0621526144.html