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  • 本文主要讲了上拉电阻与下拉电阻怎么接线,下面一起来学习一下
  • 百度一下上拉电阻与下拉电阻,一堆一堆的解释就出来了,不过,好像没有一个解释的通熟易懂的,可能是写解释的人水平太高了,说的话小编也听不懂。  我来给你来点通熟易懂的解释吧,保证你看懂!  上拉电阻与下拉...
  • 带你理解上拉电阻与下拉电阻,带你理解上拉电阻与下拉电阻,带你理解上拉电阻与下拉电阻!重要的事情,重复三次!
  • 本文主要介绍的上拉电阻与下拉电阻的特点以及他们之间的区别。
  • 上拉电阻:当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。
  • 本文通俗易懂的介绍了上拉电阻与下拉电阻的应用场合、接线和作用。
  • 三极管和上拉电阻与下拉电阻

    千次阅读 2020-12-07 16:59:04
    本篇为嵌入式领域基础知识。主要介绍了三极管与上拉电阻、下拉电阻。及他们的作用 ...

    NPN型

    在这里插入图片描述
    当IB比IE电压高时,三极管导通
    当IB是高电平时,三极管导通,电流按三极管的箭头流动。即IC流往IE。

    我们先看左边NPN型三极管
    假设它接上了一块开发板
    在这里插入图片描述
    那么此时想要知道圆圈处的电压是不现实的
    分析如下:

    • 1、当输出低电平时。三极管处是截止的,那么圆圈处就相当于悬空
    • 2、当输出高电平时。三极管处是导通的,电流从上面流下来,此时也不能判断圆圈处的电压

    这时候就需要接一个上拉电阻

    上拉电阻

    对于输出引脚

    在这里插入图片描述

    • 1、当输出低电平时。三极管截止。
      电流通过上拉电阻往右流动。此时圆圈处为高电平,电压等同于VCC。
    • 2、当输出高电平时。三极管导通。
      电流通过三极管流向GND(相当于串联一个无穷大的电阻)。此时圆圈处为低电平。

    这样的电路被称为:反向电路

    如果没有这个上拉电阻,那么圆圈处的电压就没有办法确定了。

    对于输入引脚

    在这里插入图片描述

    若想知道次引脚的状态。
    分析如下:

    • 1、当开关闭合。接地(相当于串联一个无限大的电阻)。引脚为低电平。
    • 2、当开关断开。此时无法确定此引脚的状态。

    当接上一个上拉电阻
    在这里插入图片描述

    • 1、当开关闭合。接地(相当于串联一个无限大的电阻)。画圈处为低电平。
    • 2、当开关断开。内部电流经过上拉电阻到圆圈处,此处为高电平,电压等同VCC。

    总结

    上拉电阻的作用:确定某一处的电压状态。

    PNP型

    在这里插入图片描述
    当IE的电压比IB的电压高时,三极管导通。
    此时IC才会通。否则三极管阻塞,IC悬空

    在这里插入图片描述
    如果要知道圆圈处的电压是不现实的。
    分析如下

    • 1、当输出低电平。三极管导通。此时圆圈处为高电平。
    • 2、当输出高电平。三极管阻塞。此时圆圈处悬空,无法得知状态。

    这个时候就需要借一个下拉电阻

    下拉电阻

    对于输出引脚

    在这里插入图片描述

    • 1、当输出低电平。三极管导通。此时圆圈处为高电平。
    • 2、当输出高电平。三极管阻塞。三极管右上方的导线相当于断路。
      此时圆圈处电流从右流向下拉电阻并接地,此时为低电平。
    展开全文
  • 上拉电阻:1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低...对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定,主要需要考虑以下几个因素:
  • 信号上拉电阻 RpR_{p}Rp​ 的计算公式为: RpR_{p}Rp​ = Tr2.2∗Cs∗n\frac{Tr}{2.2 *Cs * n }2.2∗Cs∗nTr​ Tr------信号的上升沿爬升时间,应满足逻辑器件的要求。 Cs-----输入引脚的寄生电容。 n-------该信号...

    常见各类技术资料上,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉或下拉电阻以提供确定的工作状态”。
    这个提法基本是对的,但也不全对。下面详细加以说明。

    管脚上拉下拉电阻设计出发点有两个:
    一个是在正常工作或单一故障状态下,管脚均不应出现不定状态,如接头脱落后导致的管脚悬空;
    二是从功耗的角度考虑,就是在长时间的管脚等待状态下,管脚端口的电阻上不应消耗太多电流,尤其是对电池供电设备。

    从抗扰的角度,信号端口优选上拉电阻。
    上拉电阻时,在待机状态下,源端输入常为高阻态,如果没有上拉电阻或下拉电阻,输入导线呈现天线效应,一旦管脚受到辐射干扰,管脚输入状态极容易被感应发生变化。所以,这个电阻是肯定要加的。下一个问题就是加上拉还是下拉。
    如果加了下拉,在平常状态下,输入表现为低电平,但辐射干扰进来后,会通过下拉电阻泻放到地,就会发生从Low—High的一个跳变,产生误触发。
    但如果加了上拉电阻,在平常状态下,输入表现为高电平,辐射干扰进来后,如果低也没关系,上拉电阻会将输入端钳位在高电平,如果辐射干扰强,超过了Vcc的电平,导线上的高电平干扰会通过上拉电阻泻放到Vcc上去,无论怎样干扰,都只会发生High—Higher的变化,不会产生误触发。相当于人家本来是一个富豪,你给了他10万元,他的生活方式不会发生任何的改变。
    图1和图2是干扰状态下的电平示意图。
    图2中的低电平由VL变为VL+ΔV时,产生了从低电平到高电平的跳变,有可能使后级电路误动作的风险。
    下一个问题就是,确定了用上拉电阻后,是不是上拉电阻就可以随便选了呢?答案当然是“no”。(如图3)
    在这里插入图片描述
    A、当I0 >= I1 + I2
    这种情况下,RL1和RL2两个负载不会通过R取电流,因此对R阻值大小要求不高,通常4.7 KΩ<R<20 KΩ即可。此时R的主要作用是增加信号可靠性,当Vout连线松动或脱落时,抑制电路产生鞭状天线效应吸收干扰。

    B、当I0 < I1 + I2
    I0 +I= I1 + I2
    U=VCC-IR
    U>=VHmin
    由以上三式计算得出,R<=(VCC- VHmin)/I
    (VH min: 高电平门限最低值)
    其中,I0、I1、I2都是可以从datasheet查到的,I就可以求出来,VHmin也是可以查到的。

    当前极Vout输出低电平时,各管脚均为灌电流,则:
    I’= I1’ + I2’ +I0’
    U’ =VCC-I’ R
    U’ <=VLmax
    以上三式可以得出:R>=(VCC- VLmax)/I’
    (VLmax低电平门限最低值)
    

    由以上二式计算出R的上限值和下限值,从中取一个较靠近中间状态的值即可。8 v7 D+ `& m7 M# Q
    注意,如果负载的个数大小不定的话,要按照最坏的情况计算,上限值要按负载最多的时候计算,下限值要按负载最少的计算。

    另一种选择方式是基于功耗的考虑。根据电路实际应用时,输出信号状态的频率或时间比选择。若信号Vout长期处于低电平,宜选择下拉电阻;若长期处于高电平,宜选择上拉电阻。为的是静态电流小。


    上拉电阻跟信号上升沿速率

    信号上拉电阻 R p R_{p} Rp 的计算公式为:

    R p R_{p} Rp = T r 2.2 ∗ C s ∗ n \frac{Tr}{2.2 *Cs * n } 2.2CsnTr

    Tr------信号的上升沿爬升时间,应满足逻辑器件的要求。
    Cs-----输入引脚的寄生电容。
    n-------该信号线上并联器件的数目。

    例如:
    某逻辑器件的上升爬升速率要求为0.2V/ns,电源Vcc为3.3V,则Tr应不大于16.5ns,假设Cs=20pF,n=2,则该逻辑器件的输入端上拉电阻Rp根据上述公式计算结果如下:
    Rp=16.5ns/(2.220pF2)=187.5Ω

    即只有当上拉电阻阻值小于187.5Ω时,才能满足该器件的上升沿爬升速率要求。


    部分转自:
    https://www.eda365.com/thread-194104-1-1.html

    展开全文
  • 常见各类技术资料,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉下拉电阻以提供确定的工作状态”。这个提法基本是对的,但也不全对。下面详细加以说明。  管脚上拉下拉电阻设计出发点有两个: 一...
  • 上拉电阻就是把不确定的信号通过一个电阻钳位在高电平,此电阻还起到限流的作用。同理,下拉电阻是把不确定的信号钳位在低电平。
  • [转]上拉电阻与下拉电阻的作用总结 一、定义: 上拉就是将不确定的信号通过一个电阻钳位在高电平!电阻同时起限流作用!下拉同理! 上拉是对器件注入电流,下拉是输出电流;弱强只是...
    [转]上拉电阻与下拉电阻的作用总结
    



    一、定义:



    上拉就是将不确定的信号通过一个电阻钳位在高电平!电阻同时起限流作用!下拉同理!

    上拉是对器件注入电流,下拉是输出电流;弱强只是上拉电阻的阻值不同,没有什么严格区分;对于非集电极(或漏极)开路输

    出型电路(如普通门电路)提升电流和电压的能力是有限的,上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。



    二、上下拉电阻作用:



    1、提高电压准位:

    a.  当 TTL 电路驱动 COMS 电路时,如果 TTL 电路输出的高电平低于 COMS 电路的最低高电平(一般为 3.5V), 这时就需要在

    TTL 的输出端接上拉电阻,以提高输出高电平的值。

    b.  OC 门电路必须加上拉电阻,以提高输出的高电平值。



    2、加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。



    3、N/A pin 防静电、防干扰:在COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗, 提供泄荷通路。同時管脚悬空就比较容易接受外界的电磁干扰。



    4、电阻匹配,抑制反射波干扰:长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干

    扰。



    5、预设空间状态/缺省电位:在一些 CMOS 输入端接上或下拉电阻是为了预设缺省电位. 当你不用这些引脚的时候, 这些输入端

    下拉接 0 或上拉接 1。在I2C总线等总线上,空闲时的状态是由上下拉电阻获得



    6. 提高芯片输入信号的噪声容限:输入端如果是高阻状态,或者高阻抗输入端处于悬空状态,此时需要加上拉或下拉,以免收到

    随机电平而影响电路工作。同样如果输出端处于被动状态,需要加上拉或下拉,如输出端仅仅是一个三极管的集电极。从而提高

    芯片输入信号的噪声容限增强抗干扰能力。



    {电源到元件间的叫上拉电阻,作用是平时使该脚为高电平地到元件间的叫下拉电阻,作用是平时使该脚为低电平上拉电阻和下拉电

    阻的范围由器件来定(我们一般用10K) 

    +Vcc 
    +------+=上拉电阻 
    |+-----+ 
    |元件| 
    |+-----+ 
    +------+=下拉电阻 
    -Gnd 



    一般来说上拉或下拉电阻的作用是增大电流,加强电路的驱动能力 

    比如说51的p1口 

    还有,p0口必须接上拉电阻才可以作为io口使用 

    上拉和下拉的区别是一个为拉电流,一个为灌电流 

    一般来说灌电流比拉电流要大 

    也就是灌电流驱动能力强一些}



    三、上拉电阻阻值的选择原则包括:



    1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。

    2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。

    3、对于高速电路,过大的上拉电阻可能边沿变平缓。综合考虑

    以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理



    四、原理:



    上拉电阻实际上是集电极输出的负载电阻。不管是在开关应用和模拟放大,此电阻的选则都不是拍脑袋的。工作在线性范围就不

    多说了,在这里是讨论的是晶体管是开关应用,所以只谈开关方式。找个TTL器件的资料单独看末级就可以了,内部都有负载电

    阻根据不同驱动能力和速度要求这个电阻值不同,低功耗的电阻值大,速度快的电阻值小。但芯片制造商很难满足应用的需要不

    可能同种功能芯片做许多种,因此干脆不做这个负载电阻,改由使用者自己自由选择外接,所以就出现OC、OD输出的芯片。由

    于数字应用时晶体管工作在饱和和截止区,对负载电阻要求不高,电阻值小到只要不小到损坏末级晶体管就可以,大到输出上升

    时间满足设计要求就可,随便选一个都可以正常工作。但是一个电路设计是否优秀这些细节也是要考虑的。集电极输出的开关电

    路不管是开还是关对地始终是通的,晶体管导通时电流从负载电阻经导通的晶体管到地,截止时电流从负载电阻经负载的输入电

    阻到地,如果负载电阻选择小点功耗就会大,这在电池供电和要求功耗小的系统设计中是要尽量避免的,如果电阻选择大又会带

    来信号上升沿的延时,因为负载的输入电容在上升沿是通过无源的上拉电阻充电,电阻越大上升时间越长,下降沿是通过有源晶

    体管放电,时间取决于器件本身。因此设计者在选择上拉电阻值时,要根据系统实际情况在功耗和速度上兼顾。



    3.从IC(MOS工艺)的角度,分别就输入/输出引脚做一解释:



    1. 对芯片输入管脚, 若在系统板上悬空(未与任何输出脚或驱动相接)是比较危险的.因为此时很有可能输入管脚内部电容电荷累积

    使之达到中间电平(比如1.5V), 而使得输入缓冲器的PMOS管和NMOS管同时导通, 这样一来就在电源和地之间形成直接通路, 产生

    较大的漏电流, 时间一长就可能损坏芯片. 并且因为处于中间电平会导致内部电路对其逻辑(0或1)判断混乱. 接上上拉或下拉电阻

    后, 内部点容相应被充(放)电至高(低)电平, 内部缓冲器也只有NMOS(PMOS)管导通, 不会形成电源到地的直流通路. (至于防止静电

    造成损坏, 因芯片管脚设计中一般会加保护电路, 反而无此必要).



    2. 对于输出管脚:

    1)正常的输出管脚(push-pull型), 一般没有必要接上拉或下拉电阻.

    2)OD或OC(漏极开路或集电极开路)型管脚,

    这种类型的管脚需要外接上拉电阻实现线与功能(此时多个输出可直接相连. 典型应用是: 系统板上多个芯片的INT(中断信号)输出

    直接相连, 再接上一上拉电阻, 然后输入MCU的INT引脚, 实现中断报警功能).



    其工作原理是: 



    在正常工作情况下, OD型管脚内部的NMOS管关闭, 对外部而言其处于高阻状态, 外接上拉电阻使输出位于高电平(无效中断状态); 

    当有中断需求时, OD型管脚内部的NMOS管接通, 因其导通电阻远远小于上拉电阻, 使输出位于低电平(有效中断状态). 针对MOS

     电路上下拉电阻阻值以几十至几百K为宜.

    (注: 此回答未涉及TTL工艺的芯片, 也未曾考虑高频PCB设计时需考虑的阻抗匹配, 电磁干扰等效应.)

    1, 芯片引脚上注明的上拉或下拉电阻, 是指设计在芯片引脚内部的一个电阻或等效电阻. 设计这个电阻的目的, 是为了当用户不需

    要用这个引脚的功能时, 不用外加元件, 就可以置这个引脚到缺省的状态. 而不会使 CMOS 输入端悬空. 使用时要注意如果这个缺

    省值不是你所要的, 你应该把这个输入端直接连到你需要的状态.

    2, 这个引脚如果是上拉的话, 可以用于 "线或" 逻辑. 外接漏极开路或集电极开路输出的其他芯片. 组成负逻辑或输入. 如果是下拉

    的话, 可以组成正逻辑 "线或", 但外接只能是 CMOS 的高电平漏极开路的芯片输出, 这是因为 CMOS 输出的高, 低电平分别由

     PMOS 和 NMOS 的漏极给出电流, 可以作成 P 漏开路或 N 漏开路. 而 TTL 的高电平由源极跟随器输出电流, 不适合 "线或".

    3, TTL 到 CMOS 的驱动或反之, 原则上不建议用上下拉电阻来改变电平, 最好加电平转换电路. 如果两边的电源都是 5 伏, 可以直

    接连但影响性能和稳定, 尤其是 CMOS 驱动 TTL 时. 两边逻辑电平不同时, 一定要用电平转换. 电源电压 3 伏或以下时, 建议不要

    用直连更不能用电阻拉电平.

    4, 芯片外加电阻由应用情况决定, 但是在逻辑电路中用电阻拉电平或改善驱动能力都是不可行的. 需要改善驱动应加驱动电路. 改

    变电平应加电平转换电路. 包括长线接收都有专门的芯片.
    展开全文
  • 电路设计(一):上拉电阻与下拉电阻的应用.docx
  • 上拉电阻与下拉电阻可在管脚输入电压的情况下使用。 集成电路的管脚设定为输入状态时,如果管脚悬空(图1),易受静电等外界干扰,可能会引起内部电路的不正常工作。 因此在管脚为输入状态时,一般将管脚通过一...

    上拉电阻与下拉电阻可在管脚输入电压的情况下使用。

    集成电路的管脚设定为输入状态时,如果管脚悬空(图1),易受静电等外界干扰,可能会引起内部电路的不正常工作。

    因此在管脚为输入状态时,一般将管脚通过一电阻上拉至高电平或下拉至低电平作为引脚输入电压的默认值。其简化电路图如图2所示(假设默认的输入电压为高电平)。

    当管脚P0.1悬空或接高电平时,其输入值为高电平,当管脚P0.1接低电平时,其输入值为低电平。此时电阻R1就是上拉电阻。

    试想,如果没有这个电阻,该电路可以正常运行吗?结果当然是否定的,如图3所示,由于外电路与集成电路共地,当外电路接入管脚P0.1为低电平时,会造成电源短路,所以上拉电阻在电路中还起到钳位与限流的作用。

    同理,输入电压默认为低电平的情况如图4所示。此时R1为下拉电阻。

    注:以上分析皆处于集成电路与输入信号共地的前提下

    展开全文
  • 上拉电阻与下拉电阻

    2020-11-05 17:39:28
    前言:在一张原理图中无论时上拉还是下拉都是非常普遍的,转载此文章,可以很快的理解上拉电阻与下拉电阻的原理作用。 如果还没有理解,可以参考上拉与下拉的原理应用 2者共同的作用是:避免电压的...
  • 在电路设计中,我们把连接到VCC的电阻叫做上拉电阻,把连接到GND的电阻叫做下拉电阻。而在数字电路中,信息是通过数学逻辑“1”和“0”l来表示的。在模拟电路转数字电路中,我们把高电平定为“1”,低电平定义为“0...
  • 文章为大家总结了电子元器件常识,介绍了上拉电阻和下拉电阻的特点和区别。
  • 电路设计笔记系列:电路设计(一)之上拉电阻与下拉电阻的应用
  • 上拉(Pull Up )或下拉(Pull Down)电阻(两者统称为“拉电阻”)最基本的作用是:将状态不确定的信号线通过一个电阻将其箝位至高电平(上拉)或低电平(下拉),无论它的具体用法如何,这个基本的作用都是相同的...
  • 本文主要讲了上拉电阻和下拉电阻的用处,希望对你的学习有所帮助。
  • 本文主要讲了数字电路上拉电阻和下拉电阻的作用以及如何选用,下面一起来学习一下
  • 上拉电阻与下拉电阻的作用和区别

    千次阅读 2017-03-13 08:55:37
    2者共同的作用是:避免电压的“悬浮”,造成电路的不稳定;   一、上拉电阻如图所示: ...1、概念:将一个不确定的信号,通过一个电阻...二、下拉电阻如图所示: 1、 概念:将一个不确定的信号,通过一
  • 那么在什么时候使用下拉电阻呢? 1、当TTL电路驱动CMOS电路时,如果TTL电路输出的高电平低于CMOS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。 2、OC门电路...
  • 上拉电阻和下拉电阻有什么用? 1、提高驱动能力: 例如,用单片机输出高电平,但由于后续电路的影响,输出的高电平不高,就是达不到VCC,影响电路工作。所以要接上拉电阻。下拉电阻情况相反,让单片机引脚输出低...
  • 本文主要讲了单片机上拉电阻和下拉电阻的用处和区别,下面一起来学习一下
  • 电阻下拉电阻引言何为上电阻与下拉电阻上拉电阻 引言 在电路设计中,我们经常会看到下面的一些电路图,那么在这些电路中,不接电阻接入电阻,电路中又会发生哪些作用,电阻在其中又起了哪些作用? 何为...

空空如也

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上拉电阻与下拉电阻