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  • 是不是经常听别人讲,个试试看,个下拉电阻试试看,是不是还在疑惑上下拉电阻什么,该怎么用,什么时候用,有什么用途?  1.什么是上下拉电阻  :把一个不确定的信号通过电阻连接到高电平,使该...
  • 前言 电路中上下拉电阻的作用有很多,比如提高驱动能力、钳位、提高输出的高电平值、OC(OD)...那为什么这个电阻?下面以NPN举例,PNP同理。 首先| R2有利于NPN关断 如图-1-左,当Q1开通时,首先Vin要给...

      前言  

     

    电路中上下拉电阻的作用有很多,比如提高驱动能力、钳位、提高输出的高电平值、OC(OD)有上拉才能输出高电平等等,但是今天我们要谈的是上下拉阻对于电路可靠性的重要性。

     

      先看两个含上下拉电阻的电路  

    · 图-1 ·

     

    如上图-1,我们看惯了三极管老是在基极上拉或下拉一个电阻R2,这已经成为了三极管电路的标准设计。那为什么要加这个电阻?下面以NPN举例,PNP同理。

     

     首先  | R2有利于NPN关断

     

    如图-1-左,当Q1开通时,首先Vin要给NPN的输入电容进行充电才能开通;当Q1关闭时,NPN的输入电容要先放电才能关断,很明显R2给NPN的输入电容提供了一个泄放路径,加速了NPN的关断,如下图-2的红色虚线回路。

     

    · 图-2 ·

     

     其次  | R2避免出现高阻态,造成误导通

     

    · 图-3 ·

     

    1. 开关管的控制端经常与MCU这样的数字电路相连,但是数字电路并不总是要么高电平要么低电平,它存在高阻态。高阻态意味着电平不确定,开关管可能会误导通。而R2将电平拉到地上,建立一个低阻回路则不会存在高阻态了。

     

    2. 顺便说一下,地或者电源的阻抗是很低的,在需要一个低阻抗回路的时候我们经常会想起她们。

     

    3. 当电路有静电或者雷击的时候,假如没有良好的电荷泄放路径,它将强加给元器件从而造成器件损伤。这里的R2正好给电荷提供泄放路径。对于MOSFET这样的高输入阻抗的器件来说,这样的回路尤为重要,因为可能在运输或者你在焊接的时候不经意造成的静电累积会把MOSFET的栅极击穿。

     

      哪里还会出现上下拉电阻?

     

    电路中的上下拉电阻普遍存在,下面再举个例子,如下图-4、图-5。

     

    · 图-4 ·

     

    · 图-5 ·

     

    1. 如上两图是IR210X的内部电路,IR210X常用于MOSFET预驱动。图-4的输入为高有效,图-5的输入为低有效,直接从它IO处的上(下)拉电阻(红框处)也可以猜到。

     

    2. 这几个上(下)拉电阻可以确保IR210X的输入信号是两态的,即要么为高要么为低,使MOSFET不轻易被误导通。

     

    3. 虽然IR210X的内部已经集成了上(下)拉电阻,但是有时候我们为了让系统更加可靠还会在它的外部多加一个上(下)拉电阻。

     

    增加上下拉电阻提高了电路可靠性,但是带来了功耗的问题,要做好取舍。” —— 烙铁哥

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  • IIC为什么需要用开漏输出和上拉电阻

    万次阅读 多人点赞 2019-04-24 17:04:58
    最近在调ICM20602模块(一个六轴陀螺仪和速度计), 使用IIC通信协议, 这个过程中遇到一个困扰我很长时间的问题. IIC协议正确, 但是一直读取...在不接上拉电阻时, 输出逻辑0,则N-MOS激活;输出逻辑1,P-MOS不会激活...

    最近在调ICM20602模块(一个六轴陀螺仪和加速度计), 使用IIC通信协议, 这个过程中遇到一个困扰我很长时间的问题.
    IIC协议正确, 但是一直读取失败.最后发现因为没配置GPIO为开漏输出.

    推挽输出和开漏输出

    • 推挽输出: 输出逻辑0,则N-MOS激活;输出逻辑1,P-MOS激活。
    • 开漏输出:
      • 在不接上拉电阻时, 输出逻辑0,则N-MOS激活;输出逻辑1,P-MOS不会激活, 不会输出高电平。
      • 在接上拉电阻时, 输出逻辑0,则N-MOS激活;输出逻辑1,P-MOS激活, 可以输出高电平。

    也就是说开漏输出如果不接上拉电阻, 没有输出高电平的能力.
    如果需要开漏输出有输出高电平的能力需要接一个上拉电阻. 目前很多单片机GPIO可以通过软件配置上拉电阻.

    左图为开漏输出(接上拉电阻), 右图为推挽输出

    开漏输出的作用

    1. 防止短路: 在一些情况下(比如总线), 多个GPIO口可能会连接在同一根线上, 存在某个GPIO输出高电平, 另一个GPIO输出低电平的情况. 如果使用推挽输出, 你会发现这个GPIO的VCC和另一个GPIO的GND接在了一起, 也就是短路了(凉凉了). 如果换成开漏输出呢? VCC和GND多了个电阻, 这样电路就是安全的.所以总线一般会使用开漏输出.

    VCC与GND连到了一起

    1. 线与: 开漏输出还能实现 线与 (自行百度), 减少一个与门, 简化电路.

    IIC为什么用开漏输出和上拉电阻

    其实知道了开漏输出的作用, 这个问题不难回答

    1. IIC协议支持多个主设备与多个从设备在一条总线上, 如果不用开漏输出, 而用推挽输出, 会出现主设备之间短路的情况. 至于为什么需要上拉电阻, 那是因为IIC通信需要输出高电平的能力.

    2. 为了实现多个主设备抢占总线时的仲裁.

      IIC只有两根线(SCL和SDA), 怎么判断哪个主设备占用总线(当然是先来后到了). 假设主设备A需要启动IIC, 他需要在SCL高电平时, 将SDA由高电平转换为低电平作为启动信号. 主设备A在把SDA拉高后, 它需要再检查一下SDA的电平.

      • SDA是高电平, 说明主设备A可以占用总线, 然后主设备A将SDA拉低, 开始通信.
      • SDA是低电平, 说明有人已经捷足先登了, 主设备A不能占用总线, 结束通信.

      为什么? 因为线与. 如果主设备A拉高SDA时, 已经有其他主设备将SDA拉低了. 由于 1 & 0 = 0 那么主设备A在检查SDA电平时, 会发现不是高电平, 而是低电平. 说明其他主设备抢占总线的时间比它早, 主设备A只能放弃占用总线. 如果是高电平, 则可以占用.

      这就是开漏输出在IIC通信中的另一个作用.

    因此, 模拟IIC一定要将GPIO端口设置为开漏输出并加上上拉电阻.(硬件IIC会自动配置为开漏输出)

    END

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  • 【转载】,侵删 上拉电阻就是把不确定的信号通过一个电阻钳位在高...1、当TTL电路驱动CMOS电路时,如果TTL电路输出的高电平低于CMOS电路的最低高电平(一般3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输

    【转载】,侵删

    上拉电阻就是把不确定的信号通过一个电阻钳位在高电平,此电阻还起到限流的作用。同理,下拉电阻是把不确定的信号钳位在低电平。上拉电阻是指器件的输入电流,而下拉指的是输出电流。

    那么在什么时候使用上、下拉电阻呢? 
    1、当TTL电路驱动CMOS电路时,如果TTL电路输出的高电平低于CMOS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。 
    2、OC门电路必须加上拉电阻,以提高输出的搞电平值。  

    3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。

    4、在CMOS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻降低输入阻抗,提供泄荷通路。 

    5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限,增强抗干扰能力。

    6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。

    7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。

    另外,上拉电阻阻值的选择原则包括: 
    1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。 
    2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。
    3、对于高速电路,过大的上拉电阻可能边沿变平缓。
    综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理

    关于上拉电阻,看图。作为输入接VCC等于1,接GND=0。
    天腾电子服务中心――上拉电阻

    如果按键短路(按下)电阻为零,按键按下,Out=0,当按键断开,Out=?显然当Out悬空输出VCC,这可以用仪表测量,
    这个VCC就是靠R1“上拉”产生的,顾名思义,R1就是上拉电阻。上拉电阻的大小,取决于输出接负载的需要,通常逻辑电路对高电平输出阻抗很大,要求输出电流很小,在上拉电阻上压降可以忽略,当然上拉电阻不能太大,否则就不能忽略了。

    实际电路还有这种结构
    天腾电子服务中心――下拉电阻
    这里的R1也是上拉电阻。

    关于下拉电阻,用得少,道理和上面一样,只不过通过电阻“下拉”到GND。

    单片机P0口输出结构一部分电路类似下图,实际可能用的是场效应管
    天腾电子服务中心――上拉电阻下拉电阻

    当Q1,Q2分别导通,可以对外输出0和1,当Q1,Q2都不导通时?要想输出1,咋办?外接上拉电阻!

    为什么要使用拉电阻:

    一般作单键触发使用时,如果IC本身没有内接电阻,为了使单键维持在不被触发的状态或是触发后回到原状态,必须在IC外部另接一电阻。数字电路有三种状态:高电平、低电平、和高阻状态,有些应用场合不希望出现高阻状态,可以通过上拉电阻或下拉电阻的方式使处于稳定状态,具体视设计要求而定!一般说的是I/O端口,有的可以设置,有的不可以设置,有的是内置,有的是需要外接,I/O端口的输出类似与一个三极管的C,当C接通过一个电阻和电源连接在一起的时候,该电阻成为上C拉电阻,也就是说,如果该端口正常时为高电平,C通过一个电阻和地连接在一起的时候,该电阻称为下拉电阻,使该端口平时为低电平,作用吗:比如:当一个接有上拉电阻的端口设为输如状态时,他的常态就为高电平,用于检测低电平的输入。上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流,下拉电阻是用来吸收电流的,也就是灌电流。

     有时在修主板键盘口的时候,测量键盘口供电在接负载的情况下正常的话,但是不好用,在排除周围的阻容元件后,大家可能就会考虑到换io芯片了,换完以后也确实好用.不过本人在维修实践中发现有时不用换io也能修好,只要把472的上拉电阻换小以后,键盘口也好用.比如换个102,272,222之类的,但是最低不能小于102.看过资料如果电阻小于102的话,好像容易烧键盘.经过实践确实如此.这点经验给大家做个参考.如果换小以后还不行的话,也只能换io了.


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  • 对于图1,当左端的输入“0”时,前面的三极管截止(即集电极C跟发射极E之间相当于断开),所以5V电源通过1K电阻加到右边的三极管,右边的三极管导通(即相当于一个开关闭合);当左端的输入“1”时,前面的...

    A:我们先来说说集电极开路输出的结构。集电极开路输出的结构如图1所示,右边的那个三极管集电极什么都不接,所以叫做集电极开路(左边的三极管为反相之用,使输入为“0”时,输出也为“0”)。对于图1,当左端的输入为“0”时,前面的三极管截止(即集电极C跟发射极E之间相当于断开),所以5V电源通过1K电阻加到右边的三极管上,右边的三极管导通(即相当于一个开关闭合);当左端的输入为“1”时,前面的三极管导通,而后面的三极管截止(相当于开关断开)。
    我们将图1简化成图2的样子。图2中的开关受软件控制,“1”时断开,“0”时闭合。很明显可以看出,当开关闭合时,输出直接接地,所以输出电平为0。而当开关断开时,则输出端悬空了,即高阻态。这时电平状态未知,如果后面一个电阻负载(即使很轻的负载)到地,那么输出端的电平就被这个负载拉到低电平了,所以这个电路是不能输出高电平的。
    再看图三。图三中那个1K的电阻即是上拉电阻。如果开关闭合,则有电流从1K电阻及开关上流过,但由于开关闭和时电阻为0(方便我们的讨论,实际情况中开关电阻不为0,另外对于三极管还存在饱和压降),所以在开关上的电压为0,即输出电平为0。如果开关断开,则由于开关电阻为无穷大(同上,不考虑实际中的漏电流),所以流过的电流为0,因此在1K电阻上的压降也为0,所以输出端的电压就是5V了,这样就能输出高电平了。但是这个输出的内阻是比较大的(即1KΩ),如果接一个电阻为R的负载,通过分压计算,就可以算得最后的输出电压为5*R/(R+1000)伏,即5/(1+1000/R)伏。所以,如果要达到一定的电压的话,R就不能太小。如果R真的太小,而导致输出电压不够的话,那我们只有通过减小那个1K的上拉电阻来增加驱动能力。但是,上拉电阻又不能取得太小,因为当开关闭合时,将产生电流,由于开关能流过的电流是有限的,因此限制了上拉电阻的取值,另外还需要考虑到,当输出低电平时,负载可能还会给提供一部分电流从开关流过,因此要综合这些电流考虑来选择合适的上拉电阻。
    如果我们将一个读数据用的输入端接在输出端,这样就是一个IO口了(51的IO口就是这样的结构,其中P0口内部不带上拉,而其它三个口带内部上拉),当我们要使用输入功能时,只要将输出口设置为1即可,这样就相当于那个开关断开,而对于P0口来说,就是高阻态了。
    对于漏极开路(OD)输出,跟集电极开路输出是十分类似的。将上面的三极管换成场效应管即可。这样集电极就变成了漏极,OC就变成了OD,原理分析是一样的。
    另一种输出结构是推挽输出。推挽输出的结构就是把上面的上拉电阻也换成一个开关,当要输出高电平时,上面的开关通,下面的开关断;而要输出低电平时,则刚好相反。比起OC或者OD来说,这样的推挽结构高、低电平驱动能力都很强。如果两个输出不同电平的输出口接在一起的话,就会产生很大的电流,有可能将输出口烧坏。而上面说的OC或OD输出则不会有这样的情况,因为上拉电阻提供的电流比较小。如果是推挽输出的要设置为高阻态时,则两个开关必须同时断开(或者在输出口上使用一个传输门),这样可作为输入状态,AVR单片机的一些IO口就是这种结构。
    -------------------------
    上拉电阻实际上是集电极输出的负载电阻。不管是在开关应用模拟放大,此电阻的选则都不是拍脑袋的。工作在线性范围就不多说了,在这里是讨论的是晶体管是开关应用,所以只谈开关方式。找个TTL器件的资料单独看末级就可以了,内部都有负载电阻根据不同驱动能力和速度要求这个电阻值不同,低功耗的电阻值大,速度快的电阻值小。但芯片制造商很难满足应用的需要不可能同种功能芯片做许多种,因此干脆不做这个负载电阻,改由使用者自己自由选择外接,所以就出现OC、OD输出的芯片。由于数字应用时晶体管工作在饱和和截止区,对负载电阻要求不高,电阻值小到只要不小到损坏末级晶体管就可以,大到输出上升时间满足设计要求就可,随便选一个都可以正常工作。但是一个电路设计是否优秀这些细节也是要考虑的。集电极输出的开关电路不管是开还是关对地始终是通的,晶体管导通时电流从负载电阻经导通的晶体管到地,截止时电流从负载电阻经负载的输入电阻到地,如果负载电阻选择小点功耗就会大,这在电池供电和要求功耗小的系统设计中是要尽量避免的,如果电阻选择大又会带来信号上升沿的延时,因为负载的输入电容在上升沿是通过无源的上拉电阻充电,电阻越大上升时间越长,下降沿是通过有源晶体管放电,时间取决于器件本身。因此设计者在选择上拉电阻值时,要根据系统实际情况在功耗和速度上兼顾。
    ----------------------
    从IC(MOS工艺)的角度,分别就输入/输出引脚做一解释:
    1. 对芯片输入管脚, 若在系统板上悬空(未与任何输出脚或驱动相接)是比较危险的.因为此时很有可能输入管脚内部电容电荷累积使之达到中间电平(比如1.5V), 而使得输入缓冲器的PMOS管和NMOS管同时导通, 这样一来就在电源和地之间形成直接通路, 产生较大的漏电流, 时间一长就可能损坏芯片. 并且因为处于中间电平会导致内部电路对其逻辑(0或1)判断混乱. 接上上拉或下拉电阻后, 内部点容相应被充(放)电至高(低)电平, 内部缓冲器也只有NMOS(PMOS)管导通, 不会形成电源到地的直流通路. (至于防止静电造成损坏, 因芯片管脚设计中一般会加保护电路, 反而无此必要).
    2. 对于输出管脚:
    1)正常的输出管脚(push-pull型), 一般没有必要接上拉或下拉电阻.
    2)OD或OC(漏极开路或集电极开路)型管脚,
    这种类型的管脚需要外接上拉电阻实现线与功能(此时多个输出可直接相连. 典型应用是: 系统板上多个芯片的INT(中断信号)输出直接相连, 再接上一上拉电阻, 然后输入MCU的INT引脚, 实现中断报警功能).
    其工作原理是:
    在正常工作情况下, OD型管脚内部的NMOS管关闭, 对外部而言其处于高阻状态, 外接上拉电阻使输出位于高电平(无效中断状态); 当有中断需求时, OD型管脚内部的NMOS管接通, 因其导通电阻远远小于上拉电阻, 使输出位于低电平(有效中断状态). 针对MOS 电路上下拉电阻阻值以几十至几百K为宜.
    (注: 此回答未涉及TTL工艺的芯片, 也未曾考虑高频PCB设计时需考虑的阻抗匹配, 电磁干扰等效应.)

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上拉电阻为什么加电阻