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  • 电阻在电路中起限制电流的作用。上拉电阻和下拉电阻是经常提到也是经常用到的电阻。在每个系统的设计中都用到了大量的上拉电阻和下拉电阻。在上电阻和下拉电阻的电路中,经常有的疑...

    电阻在电路中起限制电流的作用。上拉电阻和下拉电阻是经常提到也是经常用到的电阻。在每个系统的设计中都用到了大量的上拉电阻和下拉电阻。640?wx_fmt=jpeg在上拉电阻和下拉电阻的电路中,经常有的疑问是:上拉电阻为何能上拉?下拉电阻为何能下拉?下拉电阻旁边为何经常会串一个电阻?640?wx_fmt=jpeg简单概括为:电源到器件引脚上的电阻叫上拉电阻,作用是平时使该引脚为高电平,地到器件引脚上的电阻叫下拉电阻,作用是平时使该引脚为低电平。低电平在IC内部与GND相连接;高电平在IC内部与超大电阻相连接。上拉就是将不确定的信号通过一个电阻钳位在高电平,电阻同时起限流作用,下拉同理。对于非集电极(或漏极)开路输出型电路(如普通门电路,其提升电流和电压的能力是有限的,上拉和下拉电阻的主要功能是为集电极开路输出型电路提供输出电流通道。

    上拉是对器件注入电流,下拉是输出电流;强弱只是上拉或下拉电阻的阻值不同,没有什么严格区分。当IC的I/O端口,节点为高电平时,节点处和GND之间的阻抗很大,可以理解为无穷大,这个时候通过上拉电阻(如4.7K欧,10K欧电阻)接到VCC上,上拉电阻的分压几乎可以忽略不计;

    当I/O端口节点需要为低电平时,直接接GND就可以了,这个时候VCC与GND是通过刚才的上拉电阻(如4.7K欧,10K欧电阻)连接的,通过的电流很小,可以忽略不计。

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    电平值的大小、高低是相对于地电平来说的,因此在看电平值的大小时要参考地的电平值来看。看看那些引脚是否接到地上,与自己是否连接外围器件没有关系,因为其实高电平还是低电平是相对于地平面来说的。在节点与+5V之间接10K欧或4.7K欧的上拉电阻,能够把这个节点的电位拉上来,往往这个节点要求应用单片机或其它控制器来控制它(及这个节点与I/O连接)为高电平或低电平。

    如果单纯的想要使这个节点成为高电平,并且输出阻抗非常大,则直接接电源也无妨,但是如果单片机要使这个节点拉低,即单片机内部使节点接地,这样5V电源和地之间就短路了。

    另外,当要求这个节点为高电平时,这个节点和地之间的阻抗一般非常大,如100K欧的阻抗,当上拉一个10K欧的电阻,这个点分得的电压为100K欧/(100K+10K)*5V=4.5V,这样也可以拉到高电平。

    而当要求这个节点为低电平时,只要把它和地连接就可以了,电源和地之间有一个10K偶的电阻,这样就不会短路了。

    当低电平时,电源和地之间有一个负载形成的回路,有时候这个节点会再串接一个电阻,因为电流流向阻抗低的地方,所以电流会通过与电源相连的电阻流向地,而不是流向这个与节点相连的电阻,因为这个节点连接的电阻阻抗高,所以低电平时这个点的电势就是低电平。

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    可以这么认为,对于IC的I/O端口来说,IC内部通过控制高低电平相当于控制这个O/O口与其内部的GND或非常大的电阻相连,如100K欧,当I/O口为低电平0V时,在IC内部,是控制IC芯片O/O口的引脚在芯片内与GND连接。

    当I/O口为高电平时,如5V,这个时候I/O口引脚在芯片内是与非常大的电阻,如100K欧相连接的,有时在I/O节点处会再串接一个小电阻值的电阻,如68欧,因为电流流向阻抗低的地方,所以当芯片内部的I/O端口欧与GND相连为低电平时,电源与上拉电阻及芯片内部的GND形成环路进行流通。

    这时I/O口节点处的电流就会流向芯片内部的GND,因为节点处串接了一个小阻值的电阻,相对于GND来说是高阻,就是大一点点也是高阻,所以电流就不会流过这个串联的电阻。

    当用下拉电阻时(所谓的上拉和下拉都是针对高阻态而言的),当I/O口为高阻态时,通过上拉电阻能够让其保持在高电平状态;

    具体如上文所述:当I/O端口为高阻态时,用下拉电阻把这个口与GND相连接,高阻态电阻值很大,可以理解为断开,其实就是和芯片内部的阻值很大的电阻相连接,下拉的时候拉到地上了,没有电流,电平值为0,除非是给这个引脚赋予一个高电平值它才能够起作用。

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    上拉和下拉电阻的作用概括如下:

    1、提高电压准位当TTL电路驱动CMOS电路时,如果TTL电路输出的高电平低于CMOS电路的最低高电平,这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值;OC门电路必须加上拉电阻,以提高输出的高电平值。2、加大输出引脚的驱动能力有的单片机引脚上也常使用上拉电阻。3、N/A引脚(没有连接的引脚)防静电、防干扰;在CMOS芯片上,为了防止静电造成损坏,不用的引脚不能悬空,一般接上拉电阻降低输入阻抗,提供泄荷通路。同时引脚悬空就比较容易接收外界的电磁干扰。4、电阻匹配抑制反射波干扰,长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻使电阻匹配,能有效的抑制反射波干扰。5、预设空间状态/默认电位在一些CMOS输入端接上拉或下拉电阻是为了预设默认电位。当不用这些引脚时,这些输入端下拉接低电平或上拉接高电平。在I2C等总线上空闲时的状态是由上下拉电阻获得的。6、提高芯片输入信号的噪声容限输入端如果是高阻状态,或高阻抗输入端处于悬空状态,此时需要加上拉或下拉电阻,以免受到随机电平的影响,进而影响电路工作。同样,如果输出端处于被动状态,需要加上拉或下拉电阻,如输出端仅仅是一个三极管的集电极,从而提高芯片输入信号的噪声容限,增强抗干扰能力。在BJT晶体三极管的基极端,上拉电阻和下拉电阻也起着至关重要的作用。在三极管的电路应用中,串接在基极上的电阻起限制基级电流的作用,如下图中的R2所示,

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    如下图中的R5所示,上拉电阻使三极管基极的输入电平在默认情况下是高电平输入,当CPU有低电平信号输出时,外围电路响应,下拉电阻使晶体管的基极输入在默认情况下拉到低电平,如下图中的R6所示。

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  • 上拉电阻:1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低...对下拉电阻也有类似道理对上拉电阻和下拉电阻的选择应结合开关管特性下级电路的输入特性进行设定,主要需要考虑以下几个因素:
  • 当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。
  • 常见各类技术资料,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉下拉电阻以提供确定的工作状态”。这个提法基本是对的,但也不全对。下面详细加以说明。  管脚上拉下拉电阻设计出发点有两个: 一...
  • 文章为大家总结了电子元器件常识,介绍了上拉电阻和下拉电阻的特点区别。
  • 上拉电阻和下拉电阻原理、作用及功能介绍。
  • 本文主要讲了数字电路上拉电阻和下拉电阻的作用以及如何选用,下面一起来学习一下
  • 本文主要讲了上拉电阻和下拉电阻的用处,希望对你的学习有所帮助。
  • 本文主要讲了单片机上拉电阻和下拉电阻的用处区别,下面一起来学习一下
  • 上拉下拉电阻原理和作用

    万次阅读 多人点赞 2019-04-21 00:48:55
    概述: 上拉电阻:将一个不确定的信号...一般说法是上拉增大电流,下拉电阻是用来吸收电流。 1、当 TTL 电路驱动 CMOS 电路时,如果电路输出的高电平低于 CMOS 电路的最低高电平 (一般为 3.5V), 这时就需要在 TTL...

    概述:

    上拉电阻:将一个不确定的信号(高或低电平),通过一个电阻与电源VCC相连,固定在高电平。

    下拉电阻:将一个不确定的信号(高或低电平),通过一个电阻与地GND相连,固定在低电平。

    上、下拉电阻的作用:

    一般说法是上拉增大电流,下拉电阻是用来吸收电流。

    1、当 TTL 电路驱动 CMOS 电路时,如果电路输出的高电平低于 CMOS 电路的最低高电平 (一般为 3.5V), 这时就需要在 TTL 的输出端接上拉电阻,以提高输出高电平的值。
    2、OC 门电路必须使用上拉电阻,以提高输出的高电平值。
    3、为增强输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。
    4、在 CMOS 芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻以降低输入阻抗, 提供泄荷通路。
    5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限,增强抗干 扰能力。
    6、提高总线的抗电磁干扰能力,管脚悬空就比较容易接受外界的电磁干扰。
    7、长线传输中电阻不匹配容易引起反射波干扰,加上、下拉电阻是电阻匹配,有效的抑制 反射波干扰。

    上拉电阻阻值的选择原则:

    1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。
    2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。
    3、对于高速电路,过大的上拉电阻可能边沿变平缓。
    综合考虑以上三点,通常在 1K 到 10K 之间选取。对下拉电阻也是类似道理。

    具体使用情况详述

    1、如果拉电阻用于输入信号引脚,通常的作用是将信号线强制箝位至某个电平,以防止信号线因悬空而出现不确定的状态,继而导致系统出现不期望的状态,如下图所示:
    在这里插入图片描述
    在实际应用中,10K欧姆的电阻是使用数量最多的拉电阻。需要使用上拉电阻还是下拉电阻,主要取决于电路系统本身的需要,比如,对于高有效的使能控制信号(EN),我们希望电路系统在上电后应处于无效状态,则会使用下拉电阻。

    假设这个使能信号是用来控制电机的,如果悬空的话,此信号线可能在上电后(或在运行中)受到其它噪声干扰而误触发为高电平,从而导致电机出现不期望的转动,这肯定不是我们想要的,此时可以增加一个下拉电阻。

    而相应的,对于低有效的复位控制信号(RST#),我们希望上电复位后处于无效状态,则应使用上拉电阻。

    2、大多数具备逻辑控制功能的芯片(如单片机、FPGA等)都会集成上拉或下拉电阻,用户可根据需要选择是否打开,STM32单片机GPIO模式即包含上拉或下拉,如下图所示(来自ST数据手册):在这里插入图片描述
    3、根据拉电阻的阻值大小,我们还可以分为强拉或弱拉(weak pull-up/down),芯片内部集成的拉电阻通常都是弱拉(电阻比较大),拉电阻越小则表示电平能力越强(强拉),可以抵抗外部噪声的能力也越强(也就是说,不期望出现的干扰噪声如果要更改强拉的信号电平,则需要的能量也必须相应加强),但是拉电阻越小则相应的功耗也越大,因为正常信号要改变信号线的状态也需要更多的能量,在能量消耗这一方面,拉电阻是绝不会有所偏颇的,如下图所示:在这里插入图片描述
    对于上拉电阻R1而言,控制信号每次拉低L都会产生VCC/R1的电流消耗(没有上拉电阻则电流为0),相应的,对于下拉电阻R2而言,控制信号每次拉高H也会产生VCC/R2R 电流消耗(本文假设高电平即为VCC)

    4、强拉与弱拉之间没有严格说多少欧姆是强弱的分界,一般我们使用的拉电阻都是弱拉,这样我们仍然可以使用外部控制信号将已经上/下拉的信号线根据需要进行电平的更改。
    强拉电阻的极端就是零欧姆电阻,亦即将信号线直接与电源或地相连接,比如,对于EEPROM存储芯片24C02应用电路,如下图所示:在这里插入图片描述
    其中,E0,E1,E2(地址配置位)在应用中通常都是直接强上拉到电源VCC,或强下拉到GND,因为存储芯片的地址在系统运行过程中是不会再发生变化的,同样,芯片的写控制引脚WC(Write Control)也被强下拉到GND。

    5、拉电阻作为输出(或输入输出)时牵涉到的知识点会更多一些,但本质的功能也是将电平箝位,最常见的输出上拉电阻出现在开集(Open Collector,OC)或开漏(Open Drain,OD)结构的引脚。

    我们有很多芯片的输出引脚是推挽输出结构(Output Push-Pull),如下图所示(还有一种反相输出的结构,本质也是一样的):在这里插入图片描述

    推挽输出结构引脚的特点是:无论引脚输出高电平“H”还是低电平“L”,都有比较强的驱动能力(输入或输出电流能力)!

    当推挽输出结构的控制信号为低电平“L”时,Q1截止Q2导通,电流I1由电源VCC经负载RL与三极管Q2流向公共地,我们称此电流为灌电流(Sink Current),也就是外部电流灌入芯片内部,如下图所示:
    相应的,当推挽输出结构的控在这里插入图片描述制信号为高电平“H”时,Q1导通Q2截止,电流I1由电源VCC经三极管Q1与负载RL流向公共地,我们称此电流为拉电流(Source Current),也就是芯片内部可以向外提供的电流(所以称之为“源电源”),从另一个角度讲,也就是外电路可以从芯片中拉走多少电流,如下图所示:在这里插入图片描述
    6、灌电流能力与拉电流能力也称为芯片引脚的驱动能力。对于任何给定的芯片,引脚的驱动能力都是有限的,如下图所示为STM32单片机的IO引脚电流驱动能力(来自ST数据手册):在这里插入图片描述
    由上表可知,STM32的IO引脚的驱动能力为25mA,负号“-”表示电流的方向,灌与拉的电流方向是相反的(表中SUNK为SINK的过去分词)

    由于芯片引脚的驱动能力都是有限的,如果引脚驱动的负载比较重,将可能导致输出电平不正确(无法输出预定的电平),如下图所示:在这里插入图片描述
    假定芯片的供电电压为3.3V(忽略晶体管饱和压降),则输出最大电流25mA时,负载RL的值约为132欧姆(3.3V/25mA),如果负载值小于132欧姆,则相应输出电流会更大(超过25mA),但是芯片引脚只能提供最大25mA的电流,因此,输出电平将会下降(老板你只给我2500月薪,我就只能干2500的活,你要我干更多的活得开更多的工资,一个道理)

    一般情况下,这种驱动重负载(小电阻)的电路连接是不会烧毁内部晶体管的,因为内部也是有限流电阻的,换句话讲,就算输出引脚对地短路,输出电流也不会超过最大的驱动能力(除非是不正规的芯片),当然,在实际应用过程中尽量不要超出引脚的驱动能力。

    7、OC(OD)的引脚输出结构有所不同(OC结构存在于三极管,而OD结构存在于场效管,下面以OC输出结构为例,OD输出结构的原理是一致的),如下图所示:在这里插入图片描述
    当三极管Q1的驱动控制信号为高电平“H”时,Q1饱和导通,将对应输出引脚拉为低电平“L”,如下图所示:在这里插入图片描述
    但是当控制驱动信号为低电平“L”时,三极管Q1截止,如果没有外部上拉电阻的话,该引脚相当于悬空(高阻态),无法输出高电平,也就是说,OC/OD结构输出的引脚没有拉电流(向外部电路提供电流)能力。因此,我们通常都会将OC/OD引脚通过外接电阻上拉到电源电压VCC,这样引脚输出高电平时的拉电流就直接由电源VCC提供,如下图所示:在这里插入图片描述
    大多数比较器芯片的输出都是OD/OC输出结构,如下图所示(来自TI比较器LM393数据手册):在这里插入图片描述
    很多芯片或模块向外反馈系统状态的信号引脚也是这种结构,这样用户就可以根据电路系统实际需要将电平上拉到对应的电源电压VCC,就可以省略电平转换了,如下图所示(来自东芝步进电机控制芯片TB6560数据手册):在这里插入图片描述
    I2C(Inter Integrated Circuit,内部集成电路)总线也是典型的OD输出结构的应用,如下图所示:在这里插入图片描述
    其中,SCL与SDA都是OD输出结构输出,这样的好处是可以作为双向数据总线(也称“线或Wire-OR”功能)。

    8、如果芯片引脚使用之前描述的推挽结构,则两个或多个芯片的引脚连接时将如下图所示:在这里插入图片描述
    假设如上图所示芯片的输出分别为0与1,则两者直接相互连接后,会有非常大的电流自电源VCC经Q1与Q4到公共地,虽然大多数情况下不至于烧芯片,但也会引起很大的功率消耗,同时也会导致数据冲突(芯片1总会试图将数据线拉高,而芯片2则会试图将数据线拉低,我们称之为数据冲突或总线冲突,表示双方都在抢占总线)

    如果使用OC/OD输出结构,则相应的电路如下图所示:在这里插入图片描述
    此时,无论两个芯片的引脚输出什么状态,都不会引起数据冲突,配合各自芯片内部的数据识别电路及仲裁系统,双方都可以主动给另一方发送信息,也就是说,任何一方都可以将信号线拉高或拉低,而不会影响起数据冲突。

    我们所熟悉的51单片机P0口也是OD结构,如下图所示(来自ATMEL单片机AT89C51数据手册):在这里插入图片描述
    这样我们可以使用同一个P0口,再配合多个片选信号即可访问多个外挂的存储芯片。

    前面所述上拉电阻的阻值对输入引脚引起的功耗同样适用于输出拉电阻,因此拉电阻不宜太小,但在输出信号速度比较快的电路下,拉电阻也不宜太大,如下图所示为I2C总线上拉电阻的参考最大值(来自ST存储芯片 AT24C02数据手册)。在这里插入图片描述
    在总线上总会有些杂散电容CBUS,这些电容与上拉电阻RL形成了一个RC充放电电路,上拉电阻越大则充放电常数越大,这样会把原先比较陡峭的数据边沿变得平缓,如下图所示:在这里插入图片描述
    严重的情况下将导致数据无法正常识别,这样我们只能进一步优化电路参路,或降低通讯的速率。

    以上是拉电阻的一些具体使用介绍,本文参考并转载于:
    https://www.cnblogs.com/sunshine-jackie/p/8413901.html

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  • 文章内容为数字电路中上拉电阻和下拉电阻作用选用选择,希望对大家有帮助。
  •  常见各类技术资料,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉下拉电阻以提供确定的工作状态”。  这个提法基本是对的,但也不全对。下面详细加以说明。  管脚上拉下拉电阻设计出发点有两个...
  • 本文主要讲了上拉电阻与下拉电阻怎么接线,下面一起来学习一下
  • 导读: 上拉电阻就是把不确定的信号通过一个电阻钳位在高电平,此电阻还起到限流的作用。同理,下拉电阻是把不确定的信号钳位在低电平。上拉电阻是指器件的输入电流,而下拉指的是输出电流。
  • 上拉电阻:  1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。  2、OC门电路必须加上拉电阻,才能...
  • 上拉电阻就是把不确定的信号通过一个电阻钳位在高电平,此电阻还起到限流的作用。同理,下拉电阻是把不确定的信号钳位在低电平。
  • 通常在数字电路中,上拉是为了提高驱动能力.例如:集电极开路的输出电路.就必须加上拉电阻.否则无法驱动下一级的设备或者上拉下拉同时使用。
  • 一、定义: 1、上拉就是将不确定的信号通过一个电阻嵌位在高电平!... 2、数字电路有三种状态:高电平、低电平、高阻状态,有些应用场合不希望出现高阻状态,可以通过或下拉电阻的方式使处于稳定状态,具体
  • 带你理解上拉电阻与下拉电阻,带你理解上拉电阻与下拉电阻,带你理解上拉电阻与下拉电阻!重要的事情,重复三次!
  • 上拉电阻和下拉电阻2者共同的作用是:避免电压的“悬浮”,造成电路的不稳定;
  • 本文详细阐述了上拉电阻、下拉电阻的定义、作用、阻值选择原则以及使用注意事项
  • 本文主要讲了上拉电阻和下拉电阻的作用,下面一起来学习一下
  • 下拉电阻3. 上拉电阻使用场景3.1. TTL驱动CMOS3.2. OCOD门3.3. 低电平中断检测3.4. 固定电平4. 下拉电阻使用场景4.1. 固定电平4.1. 作为放电电阻 1. 上拉电阻 上拉,从字面意思就是往上面,数字电路中“”指...
  • 本文主要介绍上拉电阻和下拉电阻的作用及选择,感兴趣的朋友可以看看。
  • 常见各类技术资料,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉下拉电阻以提供确定的工作状态”。这个提法基本是对的,但也不全对。下面详细加以说明。
  • 本文给大家分享了 上拉电阻和下拉电阻相关知识点。
  •  常见各类技术资料,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉下拉电阻以提供确定的工作状态”。  这个提法基本是对的,但也不全对。下面详细加以说明。  管脚上拉下拉电阻设计出发点有两个...

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上拉电阻和下拉电阻原理