上拉是将不确定信号通过一个电阻钳位在高电平，电阻同时限流作用；
下拉是将不确定信号通过一个电阻钳位在低电平。
 
即，电路中加上拉电阻或下拉电阻的目的是确定某个状态电路中的高电平或低电平。
 
1、上、下拉电阻的作用
 
简单来说，电源到器件引脚上的电阻叫上拉电阻，作用是平时使用该引脚为高电平；地到器件引脚的电阻叫下拉电阻，作用是平时使该引脚为低电平。
 
对于非集电极（或漏极）开路输出型电路（如普通门电路，其提升电流和电压的能力是有限的，上拉和下拉电阻主要功能是为集电极开路输出型电路提供输出电流通道。上拉是对器件注入电流，下拉是输出电流；强弱只是上拉或下拉电阻的阻值不同）。此外，作用还有：
 

 

  
 
 
 
提高电路稳定性，避免引起误动作。图1中的按键如果不通过电阻上拉到高电平，那么在上电瞬间可能就发生误动作，因为在上电瞬间电路引脚电平是不确定的，上拉电阻R的存在保证了其引脚处于高电平状态，就不会发生误动作；
提高输出管脚的带载能力。受其他外围电路的影响，电路在输出高电平时能力不足，达不到VCC状态，这会影响整个系统的正常工作，上拉电阻的存在就可以使管脚的驱动能力增强。
 
2、基本原理
 
如果拉电阻用于输入信号引脚，通常的作用是将信号线强制箝位至某个电平，以防止信号线因悬空而出现不确定的状态，继而导致系统出现不期望的状态，如图2所示：
 

 

  
 
 
 
在实际应用中， 
 

   的电阻是使用数量最多的拉电阻。需要使用上拉电阻还是下拉电阻，主要取决于电路系统本身的需要，比如，对于高有效的使能控制信号（EN），如果希望电路系统在上电后应处于无效状态，则会使用下拉电阻；假设这个使能信号是用来控制电机的，如果悬空的话，此信号线可能在上电后（或者运行中）受到其他噪声干扰而误触发为高电平，从而导致电机出现不期望的转动，这肯定是所不希望的，此时可以增加一个下拉电阻。相应地，对于低有效的复位控制信号（RST#），希望上电后复位后处于无效状态，则应使用上拉电阻。
 
 
根据拉电阻的阻值大小，可分为强拉或弱拉（weak pull-up/down），芯片内部集成的拉电阻通常都是弱拉（电阻比较大），拉电阻越小则表示电平能力越强（强拉），可以抵抗外部噪声的能力也越强（也就是说，不期望出现的干扰噪声如果要更改强拉的信号电平，则需要的能量也必须相应加强），但是拉电阻越小则相应的功耗也越大，因为正常信号要改变信号线的状态也需要更多的能量，在能量消耗这一方面，拉电阻是绝不会有所偏颇的，如图3所示：
 

 

  
 
 
 
对于上拉电阻R1而言，控制信号每次拉低L都会产生VCC/R1的电流消耗（没有上拉电阻则电流为0），相应的，对于下拉电阻R2而言，控制信号每次拉高H也会产生VCC/R2R 电流消耗（本文假设高电平即为VCC）。
 
强拉与弱拉之间没有严格说多少欧姆是强弱的分界，一般我们使用的拉电阻都是弱拉，这样我们仍然可以使用外部控制信号将已经上/下拉的信号线根据需要进行电平的更改。
 
强拉电阻的极端就是零欧姆电阻，亦即将信号线直接与电源或地相连接。
 
拉电阻作为输出（或输入输出）时牵涉到的知识点会更多一些，但本质的功能也是将电平箝位，最常见的输出上拉电阻出现在开集（Open Collector,OC）或开漏（Open Drain,OD）结构的引脚。
 
我们有很多芯片的输出引脚是推挽输出结构（Output Push-Pull），如下图所示（还有一种反相输出的结构，本质也是一样的）：
 

 

  
 
 
 
注：推挽输出结构引脚的特点是：无论引脚输出高电平“H”还是低电平“L”，都有比较强的驱动能力（输入或输出电流能力）！
 
当推挽输出结构的控制信号为低电平“L”时，Q1截止Q2导通，电流I1由电源VCC经负载RL与三极管Q2流向公共地，我们称此电流为灌电流（Sink Current），也就是外部电流灌入芯片内部，如图5所示：
 

 

  
 
 
 
相应的，当推挽输出结构的控制信号为高电平“H”时，Q1导通Q2截止，电流I1由电源VCC经三极管Q1与负载RL流向公共地，我们称此电流为拉电流（Source Current），也就是芯片内部可以向外提供的电流（所以称之为“源电源”），从另一个角度讲，也就是外电路可以从芯片中拉走多少电流，如图6所示：
 

 

  
 
 
 
灌电流能力与拉电流能力也称为芯片引脚的驱动能力。
 
假定芯片的供电电压为3.3V（忽略晶体管饱和压降），则输出最大电流25mA时，负载RL的值约为132欧姆（3.3V/25mA），如果负载值小于132欧姆，则相应输出电流会更大（超过25mA），但是芯片引脚只能提供最大25mA的电流，因此，输出电平将会下降（老板你只给我2500月薪，我就只能干2500的活，你要我干更多的活得开更多的工资，一个道理）
 
一般情况下，这种驱动重负载（小电阻）的电路连接是不会烧毁内部晶体管的，因为内部也是有限流电阻的，换句话讲，就算输出引脚对地短路，输出电流也不会超过最大的驱动能力（除非是不正规的芯片），当然，在实际应用过程中尽量不要超出引脚的驱动能力。
 
而OC（OD）的引脚输出结构有所不同（OC结构存在于三极管，而OD结构存在于场效管，下面以OC输出结构为例，OD输出结构的原理是一致的）。

  上拉电阻就是把不确定的信号通过一个电阻钳位在高电平，此电阻还起到限流的作用。同理，下拉电阻是把不确定的信号钳位在低电平。上拉电阻是指器件的输入电流，而下拉指的是输出电流。
 
   一、那么在什么时候使用上、下拉电阻呢？ 
 1、当TTL电路驱动CMOS电路时，如果TTL电路输出的高电平低于CMOS电路的最低高电平（一般为3.5V），这时就需要在TTL的输出端接上拉电阻，以提高输出高电平的值。 
 2、OC门电路必须加上拉电阻，以提高输出的搞电平值。  
 
 3、为加大输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。
 
 4、在CMOS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻降低输入阻抗，提供泄荷通路。 
 
 5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入信号的噪声容限，增强抗干扰能力。
 
 6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
 
 7、长线传输中电阻不匹配容易引起反射波干扰，加上下拉电阻是电阻匹配，有效的抑制反射波干扰。
 
 另外，上拉电阻阻值的选择原则包括: 
 1、从节约功耗及芯片的灌电流能力考虑应当足够大；电阻大，电流小。 
 2、从确保足够的驱动电流考虑应当足够小；电阻小，电流大。
 3、对于高速电路，过大的上拉电阻可能边沿变平缓。
 综合考虑以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理
 
 关于上拉电阻，看图。作为输入接VCC等于1，接GND=0。
 
 
 如果按键短路（按下）电阻为零，按键按下，Out=0，当按键断开，Out=？显然当Out悬空输出VCC，这可以用仪表测量，这个VCC就是靠R1“上拉”产生的，顾名思义，R1就是上拉电阻。上拉电阻的大小，取决于输出接负载的需要，通常逻辑电路对高电平输出阻抗很大，要求输出电流很小，在上拉电阻上压降可以忽略，当然上拉电阻不能太大，否则就不能忽略了。
 
 实际电路还有这种结构
 
 这里的R1也是上拉电阻。
 
 关于下拉电阻，用得少，道理和上面一样，只不过通过电阻“下拉”到GND。
 
 单片机P0口输出结构一部分电路类似下图，实际可能用的是场效应管
 
 
 当Q1，Q2分别导通，可以对外输出0和1，当Q1，Q2都不导通时？要想输出1，咋办？外接上拉电阻！
 
    为什么要使用拉电阻？ 
 

         一般作单键触发使用时，如果IC本身没有内接电阻，为了使单键维持在不被触发的状态或是触发后回到原状态，必须在IC外部另接一电阻。数字电路有三种状态：高电平、低电平、和高阻状态，有些应用场合不希望出现高阻状态，可以通过上拉电阻或下拉电阻的方式使处于稳定状态，具体视设计要求而定！一般说的是I/O端口，有的可以设置，有的不可以设置，有的是内置，有的是需要外接，I/O端口的输出类似与一个三极管的C，当C接通过一个电阻和电源连接在一起的时候，该电阻成为上C拉电阻，也就是说，如果该端口正常时为高电平，C通过一个电阻和地连接在一起的时候，该电阻称为下拉电阻，使该端口平时为低电平，作用吗：比如：当一个接有上拉电阻的端口设为输如状态时，他的常态就为高电平，用于检测低电平的输入。上拉电阻是用来解决总线驱动能力不足时提供电流的。一般说法是拉电流，下拉电阻是用来吸收电流的，也就是灌电流。
      
 
 

 
电阻在回路中起到限流作用，上拉和下拉电阻使用频率也是十分频繁。但是经常会有人提出疑问：上拉电阻为何能上拉？下拉电阻为何能下拉？上拉、下拉电阻旁为何还要串联一颗电阻？如图
 

 

  
 
 

 

  
 
 
简单来说：电源至元器件引脚上的电阻称为上拉电阻，作用是平时使该引脚为高电平；地至元器件引脚上的电阻称为下拉电阻，作用是平时使该引脚为低电平。低电平在IC内部与GND相连，高电平在IC内部与大电阻相连。
 
上拉就是将不确定信号通过电阻钳位在高电平状态，同时电阻还能起到限流作用；下拉同理。当IC的I/O口为高电平时，此时端口与GND间的阻抗非常大，通过上拉电阻（10KΩ，4.7KΩ，1KΩ）连接到VCC上，上拉电阻的分压可以忽略不计；当I/O口需要输出低电平时，直接连接GND就可以了，此时VCC与GND间连接了上拉电阻（10KΩ，4.7KΩ，1KΩ），通过的电流很小，也可忽略不计。当I/O口为高阻态时，通过上拉电阻能够使其保持在高电平状态，通过下拉电阻能够使其保持在低电平状态。
 
上拉、下拉电阻的作用
 
1、提高电压准位
 
当TTL电路驱动CMOS电路时，如果TTL输出的高电平低于CMOS电路的最低高电平时，就需要在TTL输出端连接上拉电阻来提高输出高电平的值；OC门电路必须加上拉电阻来提高输出高电平值。
 
2、加大输出引脚的驱动能力
 
部分单片机自身内部是不带上拉电阻的，所以设计时需要自己加上拉电阻。
 
3、N/A引脚(未使用的引脚)防静电、防干扰
 
在使用COMS芯片时，为了防止静电损坏元器件，未使用的引脚不能悬空，一般连接上拉电阻降低输入阻抗，提供泄荷通路。同时引脚悬空也较易接收外界的电磁干扰。
 
4、电阻匹配
 
抑制反射波干扰，长线传输中电阻不匹配时容易引起反射波干扰，加上下拉电阻使电阻匹配，能有效抑制反射波干扰。
 
5、预设空间状态/默认电位
 
在某些COMS输入端连接上拉或者下拉电阻是为了预设默认电位。当不使用该引脚时，上拉接高电平或者下拉接低电平。在 
 

  等总线上空闲时的状态是由上下拉电阻获得的。
 
 
6、提高芯片输入信号的噪声容限
 
输入端若是高阻态或者悬空状态，此时需要加上拉或者下拉电阻，以免受到随机电平的影响，以至于影响电路正常工作。同样，输出端若处在被动状态（例如输出端仅为三极管集电极），也需要加上上拉或者下拉电阻，以提高芯片输入信号的噪声容限，增加抗干扰能力。 

I2C总线为什么要接上拉电阻
 
1、根据I2C总线规范，总线空闲时两根线都必须为高；
 这是规定，动不了的，不然什么叫标准呢？其实所谓的这个神圣的标准也并不是多么邪乎，你想啊，只有是高的才能拉成低的，难道谁可以把低的拉成高的吗？所以这是之所以规定空闲时必须为高的一个原因，要是保持“低”的话，那是不可能成为“多主”总线的。
 2、上拉电阻的问题；
 其实各个I2C接口工作时只检测高、低电平，管你有没有什么上拉电阻呢！
 但问题是，你要是直接接电源的来实现高的话，一旦其他器件拉低时岂不危险？
 所以，这个上拉电阻有保护作用。如果你确信直接接电源没问题（比如有短路保护等，呵呵），也可以试一试，问题的关键是主器件要能正确的拉低或置高，从器件要能明确地区分高、低就可以了，这是问题的关键，当然，还有时序问题，不能混乱！
 STM32f103的I2C例程：
 
 理论上，软件IIC可以使用任何通用引脚。
 有人用PA2和PA3进行IIC通信。
 
 
3、电阻大小的问题；
 最直接的，牵涉到两方面的问题，首先是功耗的问题，其次是速度的问题，二者是矛盾的！如果你想尽量提高速度，那么就牵涉到总线电容的问题，其实很容易理解，上拉电阻与总线的电容形成了RC，高速时将直接影响通讯！因为总线拉高时有个充电时间以及高电平的阀值，如果还没有充电到足以保证从器件可以识别的高电平的阀值时主器件就以为完成了一个总线动作的话，那么通讯肯定是不能进行的！
 如果你想尽可能降低功耗，那么就要尽可能增大电阻以最大可能的减小电路各部分的消耗电流从而实现整体降低功耗！但不可能无限大，否则充电时间你会受不了的！
 
备注：
 
I2C的上拉电阻可以是1.5K，2.2K，4.7K， 电阻的大小对时序有一定影响，对信号的上升时间和下降时间也有影响，一般接1.5K或2.2K
 
I2C上拉电阻确定有一个计算公式：
 Rmin＝{Vdd(min)-o.4V}/3mA
 Rmax=(T/0.874) *c, T=1us 100KHz, T=0.3us 400KHz
 C是Bus capacitance
 Rp最大值由总线最大容限（Cbmax)决定,Rp最小值由Vio与上拉驱动电流（最大取3mA)决定；
 于是 Rpmin=5V/3mA≈1.7K(@Vio=5V)或者2.8V/3mA≈1K(@Vio=2.8V)
 Rpmax的取值：参考周公的I2C总线规范中文版P33图39与P35图44
 总的来说：电源电压限制了上拉电阻的最小值 ； 负载电容（总线电容）限制了上拉电阻的最大值
 补充： 在I2c总线可以串连300欧姆电阻RS可以用于防止SDA和SCL线的高电压毛刺
 : I2c从设备的数量受总线电容,<=400pF的限制
 
做过I2C碰到过各种问题，多半是上拉电阻或者控制器时钟的问题。没上拉电阻或者上拉电阻过大，都会导致不稳定而出现寻址不到的问题。控制器时钟主频的话，主频667M八分频就可以