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  • 本文主要讲了拉电阻用途及上拉电阻阻值选择原则,下面一起来学习一下
  • 如何计算上拉电阻阻值 拉电阻的计算是有要求的,我语言组织能力差,说不上来,大概思就是要考虑到你信号的速度及电平要求,速度越快拉越低,但电阻越低整体功耗也大,如果整体电路要求不严格,我做拉一般也是用10K ...
  • 分析FPGA的DONE上拉电阻阻值与启动关系
  • 基于Xilinx芯片的FPGA...其中,DONE信号上拉电阻阻值的选择很容易被人忽略,错误的阻值选择往往会导致意想不到的情况。通过采用4.7 kΩ电阻拉DONE信号产生的试验结果,来分析DONE信号拉电阻必须为330 Ω的原因。
  • OC和OD门上拉电阻阻值的计算技巧 很好用的
  • 上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定,主要需要考虑以下几个因素
  • 本篇文章对上拉电阻的相关经验与选择原则进行了介绍,在这其中,对上拉电阻的选择是本篇文章的重点内容,希望大家能够利用本篇文章当中的知识点运用到自己的设计中去,丰富自己的知识储备。
  • 文章主要介绍了AVR单片机上拉电阻如何选择。
  • 上拉就是将不确定的信号通过一个电阻钳位在高电平,电阻同时起限流作用。下拉同理,也是将不确定的信号通过一个电阻钳位在低电平。
  • 论坛中关于I/O口上拉电阻阻值问题的讨论
  • 上拉电阻在电路中的主要作用就是对电流起到限流作用,在一些设计当中经常会用到拉与下拉电阻,但电源的设计者们往往对这两种电阻了解的不多,正因如此,在电路出现因为拉与下拉电阻而导致的问题时,设计者们却会...
  • 那么,如何快速的确定I2C上拉电阻阻值呢?在I2C总线拉电阻是必须要做的吗?今天就让专家老师前来支招,一起来看看如何快速确定拉阻值吧。 首先需要解决的是I2C总线接拉究竟是不是必经工序这一问题。专家...

    I2C总线接上拉电阻能够维持输出电平的稳定,因此工程师必须快速的确定上拉电阻的阻值,尽可能快的展开工作运转。那么,如何快速的确定I2C上拉电阻阻值呢?在I2C总线上接上拉电阻是必须要做的吗?今天就让专家老师前来支招,一起来看看如何快速确定上拉阻值吧。

    首先需要解决的是I2C总线接上拉究竟是不是必经工序这一问题。专家介绍说,由于I2C接口的设计问题,器件本身是无法向外主动输出高电平的。由于这一设计问题,所以工程师必须在外部接一个上拉电阻RP,这样才能够将信号线拉至高电平。所以,在I2C 总线上接上拉电阻是必须工序。


    图为I2C接上拉RP线路图

    那么,如何才能快速的计算出所接入的上拉电阻阻值呢?

    由于上拉电阻的阻值大小对时序具有一定的影响力,这种影响力对信号的上升和下降时间也是有直接作用的,所以在I2C总线上接入的上拉阻值一般都会保持在1.5K 或2.2K左右。下面我们来看一下具体的计算选择原则。

    原则一:RP不宜过小,一般不低于1KΩ

    在I2C总线中,一般情况下IO端口的驱动能力会保持在在2mA-4mA的量级范围内。如果RP阻值太小的话,那么会造成VDD灌入端口的电流过大,这将会造成端口输出的低电平值增大(I2C协议规定,端口输出低电平的最高允许值为0.4V);而灌入端口的电流过大,很可能会直接损坏端口。所以,通常情况下,上拉电阻应选取不低于1KΩ的电阻。也就是说,当VDD=3V时,灌入电流不超过3mA。

    原则二:RP不宜过大,一般不高于10KΩ

    由于I2C端口的输出高电平是通过接入上拉RP实现的,因此当线上电平产生从低到高的变化时,电源通过上拉对线上负载电容充电。这个过程需要一定的时间,这部分的时间也被称为上升时间。端口信号的上升时间可以用近似用充电时间,也就是常数RPCL乘积来表示。信号线负载电容(对地)由多方面组成,包括器件引脚、PCB信号线、连接器等。如果信号线上挂有多个器件,负载电容也会增大。比如总线规定,对于的400kbps 速率应用,信号上升时间应小于300ns。

    我们假设线上CL的数值为20PF,通过套用公式,可计算出对应上拉RP值为15KΩ。如果RC充电时间常数过大,将使得信号上升沿变化缓慢,达不到数据传输的要求。所以,一般在应用过程中中所选取的上拉RP都是几KΩ量级的上拉电阻,比如都选取4K7的电阻。结语

    工程师在遵循上述两个原则的前提下,进行上拉电阻的组值计算,可以快速的找出最合适的RC阻值。另外,由于小阻值的上拉RP将会增大端口Sink的通过电流,因此在尽可能的情况下,RP取值应该取稍大一点,以减少耗电量。

    http://mp.weixin.qq.com/s?__biz=MzA3OTIwODcyNQ==&mid=206040911&idx=3&sn=db8e02f5e37653b251c49a4b662e0aad&scene=5#rd

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  • I2C总线为何需要上拉电阻? I2C(Inter-Intergrated Circuit)总线是微电子通信控制领域中常用的一种总线标准,具有接线少,控制方式简单,通信速率高等优点。 I2C总线的内部结构图如图1所示,I2C器件连接到总线输出...

    I2C(Inter-Intergrated Circuit)总线是微电子通信控制领域中常用的一种总线标准,具有接线少,控制方式简单,通信速率高等优点。

    I2C总线的内部结构图如图1所示,I2C器件连接到总线输出级必须是集电极开路或漏极开路形式才能实现线“与”的逻辑功能。输出端未接上拉电阻的时候只能输出低电平,所示保证I2C总线正常工作输出端必须接上拉电阻。

    在I2C电路中常见的上拉电阻是1K,1.5K,2.2K,3.3K,4.7K,5.1K,10K等等,但选哪一个阻值更合适?

    图1 I2C总线内部结构
    I2C总线上拉电阻阻值如何选?

    I2C规范将低于VIL或低于0.3VDD的电压定义为逻辑低电平,同样将高于VIH或高于0.7VDD的电压定义为逻辑高电平,如图2所示。

    图2 指定为逻辑高电平和逻辑低电平的电压电平

    电源电压限制了可允许总线拉低的最小上拉电阻值,过强的上拉会阻止器件充分拉低拉线的电平,导致无法确保逻辑低电平能被检测到。在输出级V_OLmax=0.4V 时指定I_OL为3mA,允许总线电压拉低的最小上拉电阻公式:

    V_DD与Rp的函数关系分别如图3所示。

    图3 Rp的最小值是电压的函数

    由于端口的输出的高电平是通过上拉电阻实现,线上的电平从低变到高时,电源通过上拉电阻对线上负载电容CL充电,这需要一定的时间,即上升时间,上拉电阻的最大值由总线容限负载决定,总线负载图如图4所示。

    图4 总线负载结构图

    总线电容主要由引脚、连接、PCB走线和导线等因素引起,总线电容与上拉电阻R具有一个RC时间常数,随着I2C通信速率的增加,该常数变得越发重要。通过电阻对电容进行充电的一般公式:

    重新排列,

    之后我们可计算电压上升至VIL的时间T1、上升至VHL的时间T2以及精确计算两个电平之间的时间TR,如图5所示。由于VIL与VHL都是有V_DD产生,因此该公式与电源电压无关,V_DD项已抵消。

    图5 总线电平上升时间

    求解,

    在I2C标准模式下,100Kbps总线的负载最大容限小于等于400pF;快速模式,400Kbps总线的负载最大容限小于等于200pF,快速模式下I2C总线上升时间更快,总线上拉电阻要比标准模式小,设计时以快速模式50Pf~200pF为参考,由上面(6)式得最大Rp值与总线电容的关系如图6所示。

    图6 符合快速模式I2C总线TRmax要求的Rp最大值是总线电容的函数

    由上面的计算可得出上拉电阻RP可以取的范围是1.53K~7K @VDD = 5V,一般取5.1K ,综合到3.3V VDD低功耗设计中,通常选用4.7K牺牲速度换取电池使用时间,此阻值也是常规阻值。

    关于I2C的上拉电阻,最好的方式是看官方给出的参考设计,如果走线长了或总线上有多从机,就相应把电阻改小一些,如若参考设计没有就在计算范围内选用一个常规阻值。实际的时候我们没有去测量总线电容的问题,只能在选件、走线的时候给予些许关注。

     

    来源

    转载于:https://www.cnblogs.com/skullboyer/p/8392344.html

    展开全文
  • I2C总线-上拉电阻阻值的计算

    千次阅读 2015-07-14 19:19:19
    I2C的上拉电阻可以是1.5K,2.2K,4.7K,电阻的大小对时序有一定影响,对信号的上升时间和下降时间也有影响,一般接1.5K或2.2K I2C上拉电阻确定有一个计算公式: Rmin={Vdd(min)-o.4V}/3mA Rmax=T/(0.874*c), T=1us...

    I2C上拉电阻可以是1.5K2.2K4.7K电阻的大小对时序有一定影响,对信号的上升时间和下降时间也有影响,一般1.5K2.2K

    I2C上拉电阻确定有一个计算公式:

    Rmin{Vdd(min)-o.4V}/3mA

    Rmax=T/(0.874*c),  T=1us 100KHz, T=0.3us 400KHz

    CBuscapacitance

    Rp最大值由总线最大容限(Cbmax)决定,Rp最小值由Vio与上拉驱动电流(最大取3mA)决定;

    于是 Rpmin=5V/3mA≈1.7K(@Vio=5V)或者2.8V/3mA≈1K(@Vio=2.8V)

    Rpmax的取值:参考周公的I2C总线规范中文版P3339P3544

    标准模式,100Kbps总线的负载最大容限<=400pF;快速模式,400Kbps总线的负载最大容限<=200pF,根据具体使用情况、目前的器件制造工艺、PCB的走线距离等因素以及标准的向下兼容性,设计中以快速模式为基础,即总线负载电容<200pF,也就是传输速度可以上到400Kbps是不成问题的。于是Rpmax可以取的范围是1.8K~7K @ Vio=5V对应50pF~200pF

    根据RpminRpmax的限制范围,一般5.1K @ Vio=5V , 负载容限的环境要求也容易达到。在2.8V系统中,console设计选3.3K,portable/handset等低供耗的设计选4.7K牺牲速度换取电池使用时间

    总的来说:电源电压限制了上拉电阻的最小值负载电容(总线电容)限制了上拉电阻的最大值

    补充:在I2c总线可以串连300欧姆电阻RS可以用于防止SDASCL线的高电压毛刺

         : I2c从设备的数量受总线电容,<=400pF的限制

    上拉电阻阻值的确定

    由于I2C接口采用Open Drain机制,器件本身只能输出低电平,无法主动输出高电平,只能通过外部上拉电阻RP将信号线拉至高电平。因此I2C总线上的上拉电阻是必须的!

             

    RP不宜过小,一般不低于1KΩ

    一般IO端口的驱动能力在2mA4mA量级。如果RP阻值过小,VDD灌入端口的电流将较大,这导致端口输出的低电平值增大(I2C协议规定,端口输出低电平的最高允许值为0.4V);如果灌入端口的电流过大,还可能损坏端口。故通常上拉电阻应选取不低于1KΩ的电阻(当VDD3V时,灌入电流不超过3mA)。

    RP不宜过大,一般不高于10KΩ

    由于端口输出高电平是通过RP实现的,线上电平从低到高变化时,电源通过RP对线上负载电容CL充电,这需要一定的时间,即上升时间。端口信号的上升时间可近似用充电时间常数RPCL乘积表示。

    信号线负载电容(对地)由多方面组成,包括器件引脚、PCB信号线、连接器等。如果信号线上挂有多个器件,负载电容也会增大。比如总线规定,对于的400kbps速率应用,信号上升时间应小于300ns;假设线上CL20PF,可计算出对应的RP值为15KΩ

    如果RC充电时间常数过大,将使得信号上升沿变化缓慢,达不到数据传输的要求。

    因此一般应用中选取的都是几量级的上拉电阻,比如都选取4K7的电阻。

    小阻值的RP电阻增大了端口Sink电流,故在可能的情况下,RP取值应稍大一点,以减少耗电。另外,通产情况下,SDA,SCL两条线上的上拉电阻取值是一致的,并上拉到同一电源上。

    PCB布局布线与抗干扰设计

    I2C信号线属于低速控制线,在手机PCB设计时,按通常的控制IO对待即可,无需做特别的保护设计,一般不用担心受到噪声源干扰。

    但在一些特定的情况下,比如折叠、滑盖机型中,I2C的两根信号线需要通过转轴或滑轨处的FPC,此时由于信号路径比较长,距离天线比较近,而且Open drain的输出级对地阻抗大,对干扰比较敏感,因此比较容易受到RF信号源的干扰。在这种情况下,就应适当注意对I2C信号线的保护。比如I2C两条信号线(SDA,SCL)等长度地平行走线,两边加地线进行保护,避免临近层出现高速信号线等。

    上拉电阻应安置在OD输出端附近。当I2C总线上主从器件(Master& Slave)两端均为OD输出时,电阻放置在信号路径的中间位置。当主设备端是软件模拟时序,而从设备是OD输出时,应将电阻安置在靠近从设备的位置。

    I2C协议还定义了串联在SDASCL线上电阻Rs。该电阻的作用是,有效抑制总线上的干扰脉冲进入从设备,提高可靠性。这个电阻的选择一般100200ohm左右。当然,这个电阻并不是必须的,在恶劣噪声环境中,可以选用。

                 

    比如常用的FM接收模块或者Capsense触摸感应功能块,都是通过I2C接口控制的。I2C接口信号从处理器出发,经过PCB上的信号路径,进入上述电路单元。I2C信号线上载有一定干扰,这种干扰虽然幅度并不很大,但还是会影响敏感的FM接收模块或Capsense触摸感应功能块。此时,可以通过在靠近FM模块或触摸感应模块的I2C信号线上串接Rs电阻,即可有效降低干扰的影响。此外,上拉电阻端的电源也要进行退耦处理

    软件模拟I2C时序

    由于一般I2C应用速率并不高(400kbps),使用处理器的IO口模拟I2C波形,完全可以胜任(处理器一般担任Master,占有I2C通信的控制权,无需担心随机的I2C通信服务中断其他任务的执行)。

    处理器分配给I2C任务的IO口,要求可以输出高低电平,还能配置为输入端口。处理器根据总线规范以及从设备的时序要求,利用2IO信号线,模拟I2C接口时序波形,进行I2C通信。

    处理器发送数据时,通过IO口输出高电平,上升时间基本与外部上来电阻阻值无关,且比用外部上拉电阻上拉到高电平快很多。处理器在接受数据时,即便上拉电阻阻值选的大一些,从设备输出数据的波形上升沿缓慢,但由于处理器使用软件采样的而非硬件采样,因此,对数据传输的结果并不影响。也就是说,使用IO口模拟I2C时序时,上拉电阻阻值可以适当选的大一些。

    需要指出的是,使用软件模拟最多只能完成单Master的应用,对于多Master应用,由于需要进行总线控制权的仲裁管理,使用软件模拟的方法很难完成。

    I2C总线空闲的时候,两条信号线应该维持高电平。否则,上拉电阻上会有耗电。特别是在上电过程中,IO线上电平也应保持在高电平状态。也就是说:当MasterI2C使用的是IO软件模拟时,一定要保证该两个IO上电默认均为输入(或高阻)或者输出高电平,切不可默认为输出低电平。IO默认为输入时,可以通过外部上拉电阻I2C信号线拉至高电平。

               

    I2C应用中上拉电阻电源问题

    在部中分应用中,还存在主从设备以及上拉电阻电源不一致的情况,比如Camera模组。在很多设计方案中,Camera模组不工作时,并不是进入Power Down模式,而是直接关闭模组供电VDDS。此时,处理器与模组相互连接的所有信号线都应该进入高阻态,否则就会有电流漏入模组;而对于此时的I2C控制信号线来说,由于上拉电阻的存在,必须关断上拉电阻电源VDDP。如果上拉电阻使用的是系统电源VDDMVDDP=VDDM),无法关闭,就会有漏电流进入模组;因此这种情况下,应该使用VDDS作为上拉电阻电源(VDDP=VDDS),这样上拉电阻电源与Slave电源即可同时关闭,切断了漏电路径。

    另外需要注意的是,在上述应用实例中选择的IO,应该选取上电默认为输入(或高阻)才行。

     

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  • I2C总线为何需要上拉电阻? I2C(Inter-Intergrated Circuit)总线是微电子通信控制领域中常用的一种总线标准,具有接线少,控制方式简单,通信速率高等优点。 I2C总线的内部结构图如图1所示,I2C器件连接到总线输出...
    转载于:http://www.zlg.cn/ipc/article/detail/id/690.html
     
    I2C总线为何需要上拉电阻?

    I2C(Inter-Intergrated Circuit)总线是微电子通信控制领域中常用的一种总线标准,具有接线少,控制方式简单,通信速率高等优点。

    I2C总线的内部结构图如图1所示,I2C器件连接到总线输出级必须是集电极开路或漏极开路形式才能实现线“与”的逻辑功能。输出端未接上拉电阻的时候只能输出低电平,所示保证I2C总线正常工作输出端必须接上拉电阻。

    在I2C电路中常见的上拉电阻是1K,1.5K,2.2K,3.3K,4.7K,5.1K,10K等等,但选哪一个阻值更合适?

    图1 I2C总线内部结构
    I2C总线上拉电阻阻值如何选?

    I2C规范将低于VIL或低于0.3VDD的电压定义为逻辑低电平,同样将高于VIH或高于0.7VDD的电压定义为逻辑高电平,如图2所示。

    图2 指定为逻辑高电平和逻辑低电平的电压电平

    电源电压限制了可允许总线拉低的最小上拉电阻值,过强的上拉会阻止器件充分拉低拉线的电平,导致无法确保逻辑低电平能被检测到。在输出级V_OLmax=0.4V 时指定I_OL为3mA,允许总线电压拉低的最小上拉电阻公式:

    V_DD与Rp的函数关系分别如图3所示。

    图3 Rp的最小值是电压的函数

    由于端口的输出的高电平是通过上拉电阻实现,线上的电平从低变到高时,电源通过上拉电阻对线上负载电容CL充电,这需要一定的时间,即上升时间,上拉电阻的最大值由总线容限负载决定,总线负载图如图4所示。

    图4 总线负载结构图

    总线电容主要由引脚、连接、PCB走线和导线等因素引起,总线电容与上拉电阻R具有一个RC时间常数,随着I2C通信速率的增加,该常数变得越发重要。通过电阻对电容进行充电的一般公式:

    重新排列,

    之后我们可计算电压上升至VIL的时间T1、上升至VHL的时间T2以及精确计算两个电平之间的时间TR,如图5所示。由于VIL与VHL都是有V_DD产生,因此该公式与电源电压无关,V_DD项已抵消。

    图5 总线电平上升时间

    求解,

    在I2C标准模式下,100Kbps总线的负载最大容限小于等于400pF;快速模式,400Kbps总线的负载最大容限小于等于200pF,快速模式下I2C总线上升时间更快,总线上拉电阻要比标准模式小,设计时以快速模式50Pf~200pF为参考,由上面(6)式得最大Rp值与总线电容的关系如图6所示。

    图6 符合快速模式I2C总线TRmax要求的Rp最大值是总线电容的函数

    由上面的计算可得出上拉电阻RP可以取的范围是1.53K~7K @VDD = 5V,一般取5.1K ,综合到3.3V VDD低功耗设计中,通常选用4.7K牺牲速度换取电池使用时间,此阻值也是常规阻值。

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    转载于:https://www.cnblogs.com/tureno/articles/7223335.html

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    2020-08-01 10:10:46
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上拉电阻阻值