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  • 电源时序控制

    2019-05-05 11:54:48
    电源时序控制是微控制器、...无论如何,正确的上电和关断时序控制可以防止闩锁引发的即时损坏和ESD造成的长期损害。此外,电源时序控制可以错开上电过程中的浪涌电流,这种技术对于采用限流电源供电的应用十分有用。
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  • FPGA上电时序加载过程详解

    千次阅读 2021-02-24 23:39:48
    目前,大多数FPGA芯片是基于 SRAM 的结构的, 而 SRAM 单元中的数据掉就会丢失,因此系统上电后,必须要由配置电路将正确的配置数据加载到 SRAM 中,此后 FPGA 才能够正常的运行。 常见的配置芯片有EPCS 芯片 ...

    目录

    1.前言

    2.FPGA配置方式

    3.FPGA配置过程

    4.FPGA配置模式选择

    5.主动串行配置

    6.JTAG配置

    7.被动串行配置


    1.前言

    目前,大多数FPGA芯片是基于 SRAM 的结构的, 而 SRAM 单元中的数据掉电就会丢失,因此系统上电后,必须要由配置电路将正确的配置数据加载到 SRAM 中,此后 FPGA 才能够正常的运行。

    常见的配置芯片有EPCS 芯片 (EPCS4、EPCS8、EPCS16、EPCS64、EPCS128),还有通用的串行 SPI FLASH 芯片如 M25P40、 M25P16、 W25Q16 等。

    配置(configuration)是对FPGA的内容进行编程的过程。每次上电后都需要进行配置是基于SRAM工艺FPGA的一个特点,也可以说是一个缺点。FPGA配置过程如下:

     

    2.FPGA配置方式

    根据FPGA在配置电路中的角色,可以将配置方式分为三类:

    1.FPGA主动串行(AS)方式 

    2. JTAG方式  

    3. FPGA被动(Passive)方式

    3.FPGA配置过程

    FPGA的配置包括3各阶段:复位、配置和初始化。

    FPGA正常上电后,当其nCONFIG管脚被拉低时,器件处于复位状态,这时所有的配置RAM内容被清空,并且所有I/O处于高阻态,FPGA的状态管脚nSTATUS和CONFIG_DONE管脚也将输出为低。当FPGA的nCONFIG管脚上出现一个从低到高的跳变以后,配置就开始了,同时芯片还会去采样配置模式(MSEL)管脚的信号状态,决定接受何种配置模式。

    随之,芯片将释放漏极开路(open-drain)输出的nSTATUS管脚,使其由片外的上拉电阻拉高,这样,就表示FPGA可以接收配置数据了。在配置之前和配置过程中,FPGA的用户I/O均处于高阻态。

    在接收配置数据的过程中,配置数据由DATA管脚送入,而配置时钟信号由DCLK管脚送入,配置数据在DCLK的上升沿被锁存到FPGA中,当配置数据被全部载入到FPGA中以后,FPGA上的CONF_DONE信号就会被释放,而漏极开路输出的CONF_DONE信号同样将由外部的上拉电阻拉高。因此,CONF_DONE管脚的从低到高的跳变意味着配置的完成,初始化过程的开始,而并不是芯片开始正常工作。

    INIT_DONE是初始化完成的指示信号,它是FPGA中可选的信号,需要通过Quartus II工具中的设置决定是否使用该管脚。在初始化过程中,内部逻辑、内部寄存器和I/O寄存器将被初始化,I/O驱动器将被使能。

    当初始化完成以后,器件上漏极开始输出的INIT_DONE管脚被释放,同时被外部的上拉电阻拉高。这时,FPGA完全进入用户模式,所有的内部逻辑以及I/O都按照用户的设计运行,这时,那些FPGA配置过程中的I/O弱上拉将不复存在。不过,还有一些器件在用户模式下I/O也有可编程的弱上拉电阻。在完成配置以后,DCLK信号和DATA管脚不应该被浮空(floating),而应该被拉成固定电平,高或低都可以。 

    4.FPGA配置模式选择

    用户可以通过设置FPGA上的MSEL0、MESL1两个引脚的状态来选择配置方式。各种方式的MSEL0、MESL1设置如下表所列:

    说明:

    在上表中,如果只采用一种配置方式,则可以直接将MSEL0、MESL1连接到VCC(注意要与FPGA的IO口的供电VCCIO相同)或GND;

    如果需要多种配置方式,那么MSEL要用控制器(单片机、CPLD等)来控制以进行切换;

    MSEL管脚在配置开始前必须处于一个固定的状态,因此不能将MSEL管脚悬空。

    5.主动串行配置

    主动串行配置方式(AS)是将配置数据事先存储在串行配置器件EPCS中,然后在系统上电时Cyclone IV FPGA通过串行接口读取配置数据(如果是压缩数据,还会进行解压缩处理)对内部的SRAM单元进行配置。

    因为上述配置过程中FPGA控制配置接口,因此通常称为主动配置方式。在配置期间,Cyclone IV用过串行接口来读配置数据,来对里面的SRAM编程。串行配置器件的四个接口包括,串行时钟输入DCLK,串行数据输出DATA,低有效的片选信号NCE,串行数据输入ASDI。

    主动串行配置电路图:

    因为FPGA上的nSTATUS、CONFIG_DONE管脚都是开漏结构,所以都要接上拉电阻。FPGA的片选脚nCE必须接地。

    6.JTAG配置

    通过JTAG接口,利用Quartus II软件可以直接对FPGA进行单独的硬件重新配置。Quartus II软件在编译时会自动生成用于JTAG配置的.sof文件。

    如果同时使用AS方式和JTAG方式来配置FPGA,JTAG配置方式拥有最高的优先级,此时AS方式将停止,而执行JTAG方式配置。

    利用Quartus II软件和USB Blaster等下载电缆可下载配置数据到FPGA。Quartus II软件可以验证JTAG配置是否成功。JTAG配置通过下载电缆使用SOF、Jam或者JBC文件直接对FPGA进行配置,这种配置方式只能用于调试阶段,因为,掉电后FPGA中的配置数据将丢失。

    7.被动串行配置

    被动串行PS配置方式是Altera Cyclone IV系列FPGA配置方式中比较常用的方式。但是,在工程应用中若采用这种配置方式,FPGA需要连接一个智能主机(比如复杂可编程逻辑器件CPLD/微控制单元MCU等)以给其提供配置时钟和配置数据。

    在该配置方式下,智能主机在保证与存储配置数据的闪存通信无误的情况下,只需向FPGA提供一个DCLK信号和一个DATA0信号即可实现对FPGA的配置。另外,该DCLK信号还可以实现多种频率以满足用户对配置时间的需求,这是该配置方式的一大亮点。

    本文介绍了以Altera型的FPGA芯片为例介绍了FPGA的上电过程,并描述了三种常见的配置模式,用户可以根据不同的需求来采用对应的配置模式,每种配置模式下对应的配置数据类型也是不相同的。

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  • Xilinx FPGA上电时序分析与设计

    千次阅读 2019-10-16 21:22:08
    Xilinx FPGA上电时序分析与设计 由技术编辑于 星期五, 11/29/2013 - 13:24 发表 http://xilinx.eetrend.com/article/6102 摘要:提出了由于FPGA容量的攀升和配置时间的加长,采用常规设计会导致系统功能失效的观点...

    Xilinx FPGA上电时序分析与设计

    由 技术编辑 于 星期五, 11/29/2013 - 13:24 发表    http://xilinx.eetrend.com/article/6102

    摘要:提出了由于FPGA容量的攀升和配置时间的加长,采用常规设计会导致系统功能失效的观点。通过详细描述Xilinx FPGA各种配置方式及其在电路设计中的优缺点,深入分析了FPGA上电时的配置步骤和工作时序以及各阶段I/O 管脚状态,说明了FPGA上电配置对电路功能的严重影响,最后针对不同功能需求的FPGA外围电路提出了有效的设计建议。

    1 引言
    随着半导体和芯片技术的飞速发展,现在的FPGA集成了越来越多的可配置逻辑资源、各种各样的外部总线接口以及丰富的内部RAM资源,使其在国防、医疗、消费电子等领域得到了越来越广泛的应用。但是FPGA 大多数是基于SRAM工艺的,具有易失性,因此FPGA 通常使用外部存储器件(如PROM)存储必需的配置信息,防止设备掉电后FPGA丢失自我配置能力。但FPGA配置在一定的条件和时间下才能成功完成,随着FPGA容量的不断攀升,配置时间也被大大加长,上电时如不充分考虑FPGA的配置时序以及对其他器件的影响,根据常规经验设计电路,往往会影响系统其他外围器件的正常工作,严重时会导致整个系统的失效。因此,FPGA的配置方式和上电时序已成为系统设计的重要一环。

    2 Xilinx FPGA的配置方式和特点
    Xilinx FPGA支持多种配置方式,其中包括串行主模式(Master Serial)、串行从模式(Slave Serial)、并行主模式(Master SelectMAP)、并行8 位从模式(Slave Select MAP8)、并行32 位从模式(Slave Select MAP32),以及边界扫描模式(JTAG),Virtex5器件后还增加了对SPI和BPI接口Flash的支持。

    现在设计中通常用到的是串行主模式和并行主模式两种配置方式,它们共同的特点是电路硬件设计时不需再接入一个配置时钟,配置时由FPGA 自身提供时钟,这样减小了PCB设计难度以及时钟带来的时序干扰。但是它们也有各自的优缺点。并行配置的电路设计相对复杂,需要使用到一些多功能的配置引脚,如果在复杂或高速的配置电路中还要考虑到数据线的阻抗匹配和等长,从而加大了PCB设计难度。因此,在选择FPGA配置方式时需要根据外围器件的上电初始化时间和受FPGA配置影响程度以及电路复杂特性等正确选择,同时也需要对必要的配置管脚做相应处理,后面会进行详细分析。表1为FPGA 重要的配置管脚和定义,可以看到,有些配置管脚在并行模式下才需要用到。

    表1 FPGA重要配置管脚

     

    3 Xilinx FPGA上电配置时
    FPGA和CPLD不同,上电不能直接工作,它需要一个配置过程。Xilinx FPGA需要经过8个步骤才能运行正常的运行用户逻辑,整个流程如图1所示

    图1 FPGA上电配置步

     

    3.1 FPGA上电启动
    FPGA工作的第一步就是给器件加电。Xilinx要求VCCINT(核心电压)先动,然后再是VCCO(I/O电压),最坏情况是它们之间不能相差1s以上。在并行配置模式下,VCCO_2 要求参考电压必须和PROM参考电压相同,上电的过程如图2所示。其中,TPOR(Power-on-Reset)为5~30ms,T(PL)(Program Latency)为Max 4ms,T(icck)(CCLK (output delay)为Min500ns。

    图2 FPGA上电时序

     

    在系统正常上电或者PROG-B是一个低脉冲时,FPGA开始配置寄存器空间。这段时间除定义好的配置管脚外,其他I/O 管脚均被设置为高阻态(High-Z)。经多次测试,这个阶段需要30ms左右的时间。

    FPGA启动阶段最后一步就是配置启动模式。在PROG-B变高时,FPGA 开始采集配置方式引脚(M3、M2、M1),并同时驱动CCLK输出。在这个阶段,有两种方法可以延迟FPGA的配置时序,一种是拉低INIT-B管脚,这是由于FPGA检测到自身还没有初始化完毕,不会进行接下来的操作步骤,直到INIT-B管脚变高。另一种就是拉低PROG-B管脚,使FPGA还处于等待配置状态。

    3.2 FPGA数据加载
    FPGA 正常数据加载前,需要做一个器件与PROM之间的同步检查。方法是传输一个特殊的32位数值(0xAA995566)到FPGA中,提示FPGA下面开始传输的是配置数据。这个步骤对用户来说是透明的,因为在Xilinx ISE Bitstream Generator 中生成的.bit文件中已经自动加入了这个校验码。

    在做完配置前的通信同步后,FPGA 与PROM之间还无法识别相互间是个什么器件,于是Xilinx 就给每一个型号的FPGA 设计了一个唯一的器件ID号,这个ID号可以在Xilinx 配置手册中查到。如上述例子中用到的XC4VS35,其ID 号为0x02088093。FPGA需要从PROM中读出这个器件号和自身比对,如果相同就继续下面的步骤,不同的话,配置失败,并打印出配置故障信息。

    所有准备工作正常完成后,FPGA 开始载入配置文件。这一步对大多数用户也是透明的,由器件自行完成。这也是配置过程中最耗时的步骤,时间从100ms到几秒不等。这个过程中,FPGA 的所有可配置I/O根据HSWAPEN管脚的设置变为弱上拉(HSWAPE=1)或者高阻态(HSWAPE=0)。这个阶段的I/O管脚还没有变为用户需要的状态,也最有可能影响到其他外围电路的上电时序和运行。设计硬件电路时要特别注意并采取必要措施,如加入上下拉电阻,改变器件加电顺序等来尽量避免或减少FPGA配置时对电路其他器件的影响。

    配置文件载入完成后,为了验证数据的正确性,FPGA还自动设置了CRC校验(这个在ISE配置选项中也可以去掉,但是为了确保载入数据的正确性,这个是必须选择的)。如果CRC 校验不正确,FPGA会自动把INIT-B拉低,放弃这次配置。用户必须把PROG-B引脚拉低,才能进行重新配置。

    3.3 启动序列
    CRC校验正确后,FPGA不会马上执行用户的逻辑,它还要进行一些自身内部电路的配置,如DCM锁定(DCMs to Lock)、全局写信号使能(Global Write Enable)等,这些信号的启动顺序也是在ISE配置选项中设置的。必须的启动序列为:释放DONE引脚;释放GTS信号,激活IO管脚;设置全局读写使能,使能内部RAM和FIFOAssert;结束上电配置。

    从上面论述可知,整个FPGA 的上电配置正常时序如图3所示。

    图3 FPGA配置时序

     

    4 FPGA配置外围电路设计冲突与解决方法
    FPGA上电配置整个过程大约需要200ms~2s,这段时间其他外围电路器件绝大部分都已经上电并正常工作了,而FPGA 的通用I/O 管脚还处于弱上拉(HSWAPEN=0)或者不定态(HSWAPEN=1),设计时就需要考虑到这些器件上电初始化和FPGA通用I/O管脚有无时序冲突。例如:上电时,外围器件要求I/O管脚都为低电平,而FPGA默认是弱上拉,初始化电平产生了冲突;外围器件要求在上电复位后马上采集配置管脚进行初始化,而FPGA还处在配置状态,没法正确上拉或下拉I/O管脚,器件初始化错误;外围器件要求上电初始化前需要时钟锁相,FPGA配置时产生不了时钟,导致器件初始化失败等。解决这些冲突大致有3 种方法,但前提都是要正确配置HSWAPEN管脚。因为在FPGA执行“器件上电”步骤后(5~30ms时间),它输出的I/O管脚状态是可以通过HSWAPEN设定的。

    方法1:在FPGA 的I/O 管脚外加上下拉电阻,阻值在1~10kΩ之间,根据实际需要确定。FPGA在上电后10ms内能通过上下拉电阻把I/O 管脚拉到用户需要的电平上,这样能解决上电较慢但是又要求固定电平的外围电路,如功放发射开关和保护开关等。

    方法2:FPGA可以在配置完成后产生一个全局复位信号,使外围电路硬件复位,再进行一次初始化操作。这样能解决PowrerPC、ARM这种上电初始化很快(在100ms内就能完成),而FPGA没有配置完成,导致PowrerPC 初始化错误的问题。而且这种方式不用外接多余的上下拉电阻,减少了电路设计复杂性。

    方法3:FPGA可以在配置完成后产生一个Power Good信号,系统根据此标志再给外围其他有时序要求的器件上电,这样能解决DSP或者高速AD 这种需要时钟锁定后再进行初始化的器件。

    这三种方法也可根据具体情况混合使用,能达到更好的效果。

    5 结论
    通过上述分析可知,FPGA上电是一个短暂而复杂的过程,设计时需要充分考虑FPGA上电配置时序和在这过程中I/O管脚的各种状态对外围电路的影响。根据系统设计的具体情况,通过选用最合理的配置方式以及外围电路连接,达到了既不影响其他器件性能和整个系统功能,同时又简化和完善了整个电路设计的效果。

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  • FPGA芯片上电加载程序时序详解

    千次阅读 2019-07-12 21:57:42
    目前,大多数FPGA芯片是基于 SRAM 的结构的, 而 SRAM 单元中的数据掉就会丢失,因此系统上电后,必须要由配置电路将正确的配置数据加载到 SRAM 中,此后 ...

    博主福利:100G+电子设计学习资源包!

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    目前,大多数FPGA芯片是基于 SRAM 的结构的, 而 SRAM 单元中的数据掉电就会丢失,因此系统上电后,必须要由配置电路将正确的配置数据加载到 SRAM 中,此后 FPGA 才能够正常的运行。

    常见的配置芯片有EPCS 芯片 (EPCS4、EPCS8、EPCS16、EPCS64、EPCS128),还有通用的串行 SPI FLASH 芯片如 M25P40、 M25P16、 W25Q16 等。

    配置(configuration)是对FPGA的内容进行编程的过程。每次上电后都需要进行配置是基于SRAM工艺FPGA的一个特点,也可以说是一个缺点。FPGA配置过程如下:


      FPGA配置方式  

    根据FPGA在配置电路中的角色,可以将配置方式分为三类:

    1.FPGA主动串行(AS)方式 

    2. JTAG方式  

    3. FPGA被动(Passive)方式


      FPGA配置过程  

    FPGA的配置包括3各阶段:复位、配置和初始化。

    FPGA正常上电后,当其nCONFIG管脚被拉低时,器件处于复位状态,这时所有的配置RAM内容被清空,并且所有I/O处于高阻态,FPGA的状态管脚nSTATUS和CONFIG_DONE管脚也将输出为低。

    当FPGA的nCONFIG管脚上出现一个从低到高的跳变以后,配置就开始了,同时芯片还会去采样配置模式(MSEL)管脚的信号状态,决定接受何种配置模式。

    随之,芯片将释放漏极开路(open-drain)输出的nSTATUS管脚,使其由片外的上拉电阻拉高,这样,就表示FPGA可以接收配置数据了。在配置之前和配置过程中,FPGA的用户I/O均处于高阻态。

    在接收配置数据的过程中,配置数据由DATA管脚送入,而配置时钟信号由DCLK管脚送入,配置数据在DCLK的上升沿被锁存到FPGA中,当配置数据被全部载入到FPGA中以后,FPGA上的CONF_DONE信号就会被释放,而漏极开路输出的CONF_DONE信号同样将由外部的上拉电阻拉高。

    因此,CONF_DONE管脚的从低到高的跳变意味着配置的完成,初始化过程的开始,而并不是芯片开始正常工作。

    INIT_DONE是初始化完成的指示信号,它是FPGA中可选的信号,需要通过Quartus II工具中的设置决定是否使用该管脚。在初始化过程中,内部逻辑、内部寄存器和I/O寄存器将被初始化,I/O驱动器将被使能。

    当初始化完成以后,器件上漏极开始输出的INIT_DONE管脚被释放,同时被外部的上拉电阻拉高。这时,FPGA完全进入用户模式,所有的内部逻辑以及I/O都按照用户的设计运行,这时,那些FPGA配置过程中的I/O弱上拉将不复存在。

    不过,还有一些器件在用户模式下I/O也有可编程的弱上拉电阻。在完成配置以后,DCLK信号和DATA管脚不应该被浮空(floating),而应该被拉成固定电平,高或低都可以。 

      FPGA配置模式选择  

    用户可以通过设置FPGA上的MSEL0、MESL1两个引脚的状态来选择配置方式。各种方式的MSEL0、MESL1设置如下表所列:

    说明:在上表中,如果只采用一种配置方式,则可以直接将MSEL0、MESL1连接到VCC(注意要与FPGA的IO口的供电VCCIO相同)或GND;

    如果需要多种配置方式,那么MSEL要用控制器(单片机、CPLD等)来控制以进行切换;MSEL管脚在配置开始前必须处于一个固定的状态,因此不能将MSEL管脚悬空。

      主动串行配置  

    主动串行配置方式(AS)是将配置数据事先存储在串行配置器件EPCS中,然后在系统上电时Cyclone IV FPGA通过串行接口读取配置数据(如果是压缩数据,还会进行解压缩处理)对内部的SRAM单元进行配置。

    因为上述配置过程中FPGA控制配置接口,因此通常称为主动配置方式。在配置期间,Cyclone IV用过串行接口来读配置数据,来对里面的SRAM编程。串行配置器件的四个接口包括,串行时钟输入DCLK,串行数据输出DATA,低有效的片选信号NCE,串行数据输入ASDI。

    因为FPGA上的nSTATUS、CONFIG_DONE管脚都是开漏结构,所以都要接上拉电阻。FPGA的片选脚nCE必须接地。

      JTAG配置  

    通过JTAG接口,利用Quartus II软件可以直接对FPGA进行单独的硬件重新配置。Quartus II软件在编译时会自动生成用于JTAG配置的.sof文件。

    如果同时使用AS方式和JTAG方式来配置FPGA,JTAG配置方式拥有最高的优先级,此时AS方式将停止,而执行JTAG方式配置。

    利用Quartus II软件和USB Blaster等下载电缆可下载配置数据到FPGA。Quartus II软件可以验证JTAG配置是否成功。JTAG配置通过下载电缆使用SOF、Jam或者JBC文件直接对FPGA进行配置,这种配置方式只能用于调试阶段,因为,掉电后FPGA中的配置数据将丢失。

       被动串行配置  

    被动串行PS配置方式是Altera Cyclone IV系列FPGA配置方式中比较常用的方式。但是,在工程应用中若采用这种配置方式,FPGA需要连接一个智能主机(比如复杂可编程逻辑器件CPLD/微控制单元MCU等)以给其提供配置时钟和配置数据。

    在该配置方式下,智能主机在保证与存储配置数据的闪存通信无误的情况下,只需向FPGA提供一个DCLK信号和一个DATA0信号即可实现对FPGA的配置。另外,该DCLK信号还可以实现多种频率以满足用户对配置时间的需求,这是该配置方式的一大亮点。

    本文介绍了以Altera型的FPGA芯片为例介绍了FPGA的上电过程,并描述了三种常见的配置模式,用户可以根据不同的需求来采用对应的配置模式,每种配置模式下对应的配置数据类型也是不相同的。

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  • 功率放大器上电时序

    2019-09-21 11:46:21
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  • 行业分类-物理装置-一种时序控制模块和电源管理芯片
  • FPGA上电加载时序介绍

    千次阅读 2019-11-10 14:37:46
    FPGA上电加载时序介绍 注:本文章摘自:www.sohu.com/a/337269259_100281310,仅供记录笔记参考。 目前,大多数FPGA芯片是基于SRAM 的结构的, 而 SRAM 单元中的数据掉就会丢失,因此系统上电后,必须要由配置电路...
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  • 然后对四轴运动控制引擎的相关模块进行了高柔性化设计,重点介绍了四轴运动控制引擎的高柔性控制器、高柔性反馈检测单元、信号处理单元以及时序控制单元等,从而使芯片的灵活性和面积之间达到平衡。
  • 中间章节对应CPU内部集成的外设或总线控制器,当具体编写某接口的驱动时,应该详细阅读,主要分析数据、控制、地址寄存器的访问控制和具体设备的操作流程。 ELECTRICAL DATA,描述芯片的电气特性。 ...
  • 功放的上电顺序

    2021-02-02 19:30:28
    功放是射频微波电路中比较昂贵的器件,而其工作电压、电流通常都较大,操作不当很容易使其损坏。其中很重要的一点就是其上电顺序。本文就和大家一起探讨典型功放的内部示意图和上电顺序。
  • 在单片机系统设计中,对系统的EMI、信号完整性、时序设计都能引起足够的重视;但对于电源完整性引起的地弹和电源反弹的问题,很多设计者还是认识得不清晰。在单片机系统设计中,有时由于芯片自身缺陷或芯片之间接口...

空空如也

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上电时序控制芯片