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	module multiplier
		(
		input [2:0] x,
		input [2:0] y,
		output [5:0] mult_out
		);
		
		wire [2:0] temp0 = y[0] ? x : 3'd0;
		wire [2:0] temp1 = y[1] ? x : 3'd0;
		wire [2:0] temp2 = y[2] ? x : 3'd0;
		
		assign mult_out = temp0 + (temp1 << 1) + (temp2 << 2);

	endmodule

 

一、电路原理
1、全加器
全加器的真值表和原理图如上所示；
其中A、B为输入，Ci-1为来自低位的进位，Ci为向高位的进位，S为输出的结果。
2、4位串行进位加法器


原理图如上图所示
当有多位数相加时，可模仿笔算，用全加器构成串行进位加法器。
3、4位乘法器

4位的乘法器就是用了3个4位串行进位加法器组成的。
二、代码设计
1、全加器
module add_dataflow1(x,y,z,cin,cout);
	input x,y,cin;
	output z,cout;
	assign z=x^y^cin;
	assign cout=(x&y)|(x&cin)|(y&cin);
endmodule

这里定义了一个全加器模块，关于运算是根据真值表而来的，这里我直接用了。z表示输出的结果，cout表示进位。
2、乘法器
module mul4_4(x, y, z);
	input [3:0] x,y;
	output [7:0] z;
        wire [3:0]pp0,pp1,pp2,pp3;
	wire a1,a2,a3,a4,a5,a6,a7,a8,a9,a10,a11,a12,sum1,sum2,sum3,sum4,sum5,sum6;
	assign pp0=x & {y[0],y[0],y[0],y[0]};
	assign pp1=x & {y[1],y[1],y[1],y[1]};
	assign pp2=x & {y[2],y[2],y[2],y[2]};
	assign pp3=x & {y[3],y[3],y[3],y[3]};
	assign z[0]=pp0[0];
	add_dataflow1 add1_b(.x(pp0[1]),.y(pp1[0]),.z(z[1]),.cin(1'b0),.cout(a1));
	add_dataflow1 add2_q(.x(pp0[2]),.y(pp1[1]),.z(sum1),.cin(a1),.cout(a2));
	add_dataflow1 add3_b(.x(sum1),.y(pp2[0]),.z(z[2]),.cin(1'b0),.cout(a3));
	add_dataflow1 add4_q(.x(pp0[3]),.y(pp1[2]),.z(sum2),.cin(a2),.cout(a4));
    add_dataflow1 add5_q(.x(sum2),.y(pp2[1]),.z(sum3),.cin(a3),.cout(a5));
    add_dataflow1 add6_b(.x(sum3),.y(pp3[0]),.z(z[3]),.cin(1'b0),.cout(a6));
    add_dataflow1 add7_b(.x(pp1[3]),.y(a4),.z(sum4),.cin(1'b0),.cout(a7));
    add_dataflow1 add8_q(.x(sum4),.y(pp2[2]),.z(sum5),.cin(a5),.cout(a8));
	add_dataflow1 add9_q(.x(pp3[1]),.y(sum5),.z(z[4]),.cin(a6),.cout(a9));
	add_dataflow1 add10_q(.x(a7),.y(pp2[3]),.z(sum6),.cin(a8),.cout(a10));
    add_dataflow1 add11_q(.x(sum6),.y(pp3[2]),.z(z[5]),.cin(a9),.cout(a11));
    add_dataflow1 add12_q(.x(a10),.y(pp3[3]),.z(z[6]),.cin(a11),.cout(a12));
    assign z[7]=a12;
endmodule

这里就是不断调用加法器函数将与的结果和进位不断相加再输出。
3、激励块
`timescale 1ns/1ns
module mul_test;
  reg [3:0] x;
  reg [3:0] y;
  wire [7:0] z;
mul4_4 u1(x,y,z);

initial
begin
   x=4'b0000; y=4'b0000;
end

always #5
begin
y=y+1;
if(y==4'b1111)
 begin
   x=x+1;
   y=4'b0000;
 end
$monitor("x=%d y=%d z=%d",
          $time,x,y,z,);

 if(x==4'b1111)
 begin
 $stop;
 end
end
endmodule

三、仿真结果截图


在quartus中的仿真结果如上所示，由数值可以发现结果准确。
四、过程记录
分不清哪个加法器该用半加器还是全加器，导致代码出错，虽然有些结果一样，但是还是有很多不对的地方。或者忘记去定义一些变量。

本文所设计的加法器是简单四位二进制加法器。计算机中的减法、乘法和除法最终都要转换成加法来运算。本实验没有用VHDL语言中的加法运算符。而是用基本门电路来实现的。通过对VHDL中算术运算符的运用，设计四位二进制乘法器。掌握乘法和除法的运算规则。
包括任务书、课程设计报告和代码

下面分别截图：

文章目录
10.1 加法器
10.1.1 1位半加器
10.1.2 1位全加器
10.1.3 4位全加器
超前进位加法器
p142 10.1 加法器
10.2 乘法器
10.2.1 逐位进位并行乘法器
10.2.2 进位节省乘法器
10.3 比较器
10.4 多路器
10.5 总线操作
p148 10.6 三态数据总线开关逻辑
10.6 流水线

10.1 加法器
10.1.1 1位半加器
半加器电路是指对两个输入数据位A,B相加，输出结果位F和进位C0，没有进位输入。

S=A*~B + ~AB=A^B

C0=AB


10.1.2 1位全加器


即：全加器和Sum=Xi*~Ci + Yi*~Ci + Ci-1*~Ci + XiYiCi-1

全加器进位Ci	=三者两两相与之和，XiYi+XiCi-1+Yi*Ci-1


10.1.3 4位全加器


在进行加法运算时，首先准备好的是1号全加器的3个input。而2、3、4号全加器的Cin分别来自前一个全加器的Cout。只有等到1号全加器运算完毕，2、3、4号全加器才能依次进行进位运算，最终得到结果。 这样进位输出，像波浪一样，依次从低位到高位传递， 最终产生结果的加法器，也因此得名为行波进位加法器（Ripple-Carry Adder，RCA）

高位的运算必须等待低位的运算完成， 这样造成了整个加法器的延迟时间很长。


超前进位加法器



最终我们需要得到的是C4，经过换算，

C4=G3+P3·G2+P3·P2·G1+P3·P2·P1·G0+P3·P2·P1·P0·C0

所有的进位输出都是3个门延时得出，

而这些参数，全部已知，并不需要前一个全加器运算输出，由此得到了提前计算进位输出的方法， 用这样的方法实现了加法器就被称为超前进位加法器（Carry-Lookahead Adder，CLA）。


p142 10.1 加法器
/******************************p142 10.1 加法器********************************/
module  16adder(A,B,C,sum);
input   [15:0]  A,B;
input   C;
output  [15:0]  sum;

assign  {C,sum}=A+B;

endmodule

10.2 乘法器
X=Xn-1Xn-2…X1X0

Y=Yn-1Yn-2…Y1Y0

XY的乘积有2n位，YiX称为部分积Pi，YiXi用一个与门可以实现，记做Pi,j=YjXi。


乘法单元：MU，由一个与门和一个1位全加器组成，全加器延时为3个门延时，再加上与门的一个门延时，故每个MU延时为4个门延时。


10.2.1 逐位进位并行乘法器
第一行的每个MU用一个与门就可实现

每一行最右边的MU用一个与门和一个半加器（进位为0）就可实现


最长延时路径：1与门+8MU=33门延时
10.2.2 进位节省乘法器
这里不明白为什么要5个门延时？？？不是3个吗？？？



https://zhuanlan.zhihu.com/p/92596935

这篇帖子是乘法器集大成，可以多看看。
10.3 比较器

10.4 多路器
10.5 总线操作

p148 10.6 三态数据总线开关逻辑
/******************************p148 10.6 三态数据总线开关逻辑********************************/
module  3Bus(DataBus,link_bus,write);
input   link_bus,write;
inout   [11:0]  DataBus;    //12位的数据总线双向端口
reg     [11:0]  outsigs;    //模块内的12位数据寄存器
reg     [13:0]  insigs;     //乘3后的14位数据寄存器

assign  DataBus =   (link_bus)?outsigs:12'hzzz;         //当link_bus位高，将outsigs送入数据总线DataBus

always@(posedge write)  begin
    insigs  <=  DataBus*3;                              //当写信号到来，将DataBus作为输入，送入乘法器，继而送入insigs
end

endmodule

10.6 流水线
略