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  • 常见各类技术资料上,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉或下拉电阻以提供确定的工作状态”。这个提法基本是对的,但也不全对。下面详细加以说明。  管脚上拉下拉电阻设计出发点有两个: 一...
  • 常见各类技术资料上,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉或下拉电阻以提供确定的工作状态”。这个提法基本是对的,但也不全对。下面详细加以说明。
  • 三极管的基极不能出现悬空,当输入信号不确定时(如输入信号为高阻态时),加下拉电阻,就能使有效接地。
  •  常见各类技术资料上,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉或下拉电阻以提供确定的工作状态”。  这个提法基本是对的,但也不全对。下面详细加以说明。  管脚上拉下拉电阻设计出发点有两个...
  •  常见各类技术资料上,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉或下拉电阻以提供确定的工作状态”。  这个提法基本是对的,但也不全对。下面详细加以说明。  管脚上拉下拉电阻设计出发点有两个...
  • 上,下拉电阻的作用与计算

    千次阅读 2019-05-03 15:19:47
    上拉电阻的目的: 1、当TTL 电路驱动COMS 电路时,如果TTL 电路输出的高电平低于COMS 电路的最低高电平(一般为3.5V), 这时就需要在TTL 的输出端接上拉电阻,以提高输出高电平的值。 2、OC 门电路必须加上拉电阻,...

    上拉电阻的目的:
    1、当TTL 电路驱动COMS 电路时,如果TTL 电路输出的高电平低于COMS 电路的最低高电平(一般为3.5V), 这时就需要在TTL 的输出端接上拉电阻,以提高输出高电平的值。
    2、OC 门电路必须加上拉电阻,以提高输出的搞电平值。
    3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。
    4、在COMS 芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗,提供泄荷通路。
    5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力。
    6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。
    7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。
    8、有些总线协议会将一些信号释放为高阻态,但是实际上电路的状态应该事确定的0 或1,所以上拉电阻可以提供一个确定的状态。
    9、有时候雷击时候会产生浪涌,特别是火车上的车载电视啊等,电源上要加一些保护装置,如RClamp0504F 等能将电压嵌位
    10、一般RST,CLK 管脚接上拉电阻
    选择上拉电阻阻值的原则包括:
    1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。
    2、从确保足够的驱动电流,速度快的,考虑应当足够小;电阻小,电流大。
    3、对于高速电路,过大的上拉电阻可能边沿变平缓(特别是吴源的信号)。
    综合考虑以上三点,通常在1k 到10k 之间选取。对下拉电阻也有类似道理。
     
    对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定,主要需要考虑以下几个因素:
    1、驱动能力与功耗的平衡。以上拉电阻为例,一般地说,上拉电阻越小,驱动能力越强,但功耗越大,设计是应注意两者之间的均衡。
    2、下级电路的驱动需求。同样以上拉电阻为例,当输出高电平时,开关管断开,上拉电阻应适当选择以能够向下级电路提供足够的电流。
    3、高低电平的设定。不同电路的高低电平的门槛电平会有不同,电阻应适当设定以确保能输出正确的电平。以上拉电阻为例,当输出低电平时,开关管导通,上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
    4、 频率特性。以上拉电阻为例,上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC 延迟,电阻越大,延迟越大。上拉电阻的设定应考虑电路在这方面的需求。
     
    下拉电阻的设定的原则和上拉电阻是一样的。
    OC 门输出高电平时是一个高阻态,其上拉电流要由上拉电阻来提供,设输入端每端口不大于100uA,设输出口驱动电流约500uA,标准工作电压是5V,输入口的高低电平门限为0.8V(低于此值为低电平);2V(高电平门限值)。
    选上拉电阻时:
    500uA x 8.4K= 4.2 即选大于8.4K 时输出端能下拉至0.8V 以下,此为最小阻值,再小就拉不下来了。如果输出口驱动电流较大,则阻值可减小,保证下拉时能低于0.8V 即可。 当输出高电平时,忽略管子的漏电流,两输入口需200uA
    200uA x15K=3V 即上拉电阻压降为3V,输出口可达到2V,此阻值为最大阻值,再大就拉不到2V 了。选10K 可用。
    COMS 门的可参考74HC 系列 设计时管子的漏电流不可忽略,IO 口实际电流在不同电平下也是不同的,上述仅仅是原理,一句话概括为:输出高电平时要喂饱后面的输入口,输出低电平不要把输出口喂撑了(否则多余的电流喂给了级联的输入口,高于低电平门限值就不可靠了)
     
    在数字电路中不用的输入脚都要接固定电平,通过1k 电阻接高电平或接地。
    1. 电阻作用:
    接电阻就是为了防止输入端悬空; 减弱外部电流对芯片产生的干扰;保护cmos 内的保护二极管,一般电流不大于10mA ;上拉和下拉、限流 ;改变电平的电位,常用在TTL-CMOS 匹配。
    在引脚悬空时有确定的状态 ;
    增加高电平输出时的驱动能力;
    为OC 门提供电流;
    那要看输出口驱动的是什么器件,如果该器件需要高电压的话,而输出口的输出电压又不够,就需要加上拉电阻。
    如果有上拉电阻那它的端口在默认值为高电平你要控制它必须用低电平才能控制如三态门电路三极管的集电极,或二极管正极去控制把上拉电阻的电流拉下来成为低电平。

    尤其用在接口电路中,为了得到确定的电平,一般采用这种方法,以保证正确的电路状态,以免发生意外,比如,在电机控制中,逆变桥上下桥臂不能直通,如果它们都用同一个单片机来驱动,必须设置初始状态.防止直通!

     

     

    二、 电阻的具体取值怎么计算的?

    上拉电阻是不是应该是接Vcc再接电阻,然后接到管脚上的?
    一般上下拉的电阻取值都有个特定的范围,不能太大,也不能太小.都在几K到几十K之间吧,具体的还要看电路要求.在一些单片机中,例如AVR系列单片机ATmega8L,带有内部上拉电阻Rpu。

    可以通过单片机程序控制电阻上拉与否,从而不需要外接上拉。

      一般说来,不光是重要的信号线,只要信号在一段时间内可能出于无驱动状态,就需要处理。
    比如说,一个CMOS门的输入端阻抗很高,没有处理,在悬空状况下很容易捡拾到干扰,如果能量足够甚至会导致击穿或者闩锁,导致器件失效。祈祷输入的保护二极管安全工作吧。如果电平一直处于中间态,那输出就可能是不确定的情况,也可能是上下MOS都导通,对器件寿命造成影响。
    总线上当所有的器件都处于高阻态时也容易有干扰出现。因为这时读写控制线处于无效状态,所以不一定会引起问题。你如果觉得自己能够接受的话也就将就了。但是这时你就要注意到,控制线不能悬空,不然……
    TTL电路的输入端是一个发射极开路引出的结构,拉高或者不接都是高电平,但是强烈建议不要悬空不接。

    还是下拉?要看需要。一方面器件可能又要求,另一方面,比如总线上两个器件,使能控制都是高有效,那么最好下拉,否则当控制信号没有建立的时候就会出现两个冲突,可能烧片。如果计算机总线上面挂了一个D/A,上电复位信号要对它清零或者预置,那么总线可以上下拉到你需要的数字。
    至于上下拉电阻的大小,这个情况就比较多了。CMOS输入的阻抗很高,上下拉电阻阻值可以大一些,一般低功耗电路的阻值取得都比较大,但是抗干扰能力相应比较弱一些。
    场合下拉电阻取值比上拉电阻要小,这个是历史遗留问题。如上面所说,TTL电路上拉时输入3集管基射反偏,没有什么电流,但是下拉时要能够使得输入晶体管工作,这个在TTL的手册中可以查到。
    也是为了这个历史遗留问题,有些CMOS器件内部采用了上拉,这时它会告诉你可以不处理这些管脚,但是这时你就要注意了,因为下拉再用10K可能不好使,因为也许内置的20K电阻和外置的10K把电平固定在了1V左右。

    有时候你会看到150欧姆或者50欧姆左右的上下拉电阻,尤其是在高速电路中会看到。

    150欧姆电阻下拉一般在PECL逻辑中出现。PECL逻辑输出级是设计开路的电压跟随器,需要你用电阻来建立电压。

    50欧姆的电阻在TTL电路中用的不多,因为静态功耗实在是比较大。在CML电路和PECL电路中兼起到了端接和偏置的作用。

    CML电路输出级是一对集电极开路的三极管,需要一个上拉电阻来建立电平。这个电阻可以放在发送端,那么接受端还需要端接处理,也可以放到接受端,这时候端接电阻和偏置电阻就是一个。PECL电路结构上就好像CML后面跟了一个射极跟随器。

    OC门也使用上拉电阻,这个和CML有一点相像,但是还不太一样。CML和PECL电路中三极管工作在线形区,而普通门电路和OC/OD门工作在饱和区。OC/OD门电路常用作电平转换或者驱动,但是其工作速度不会太快。

    为什么?在OC/OD门中,上拉电阻不能太小,否则功耗会很大。而一般门的负载呈现出一个电容,负载越多,电容越大。当由高到低跳变时,电容的放电通过输出端下拉的MOS或者Bipolar管驱动,速度一般还是比较快的,但是由低到高跳变的时候,就需要通过上拉电阻来完成,R大了几十甚至上百倍,假设C不变,时间常数相应增加同样的倍数。这个在示波器上也可以明显的看出:上升时间比下降时间慢了很多。其实一般门电路上拉比下拉的驱动能力都会差一些,这个现象都存在,只不过不太明显罢了?

    线的上下拉电阻设计中,就要考虑同样的问题了:总线上往往负载很重,如果你要电阻来提供一些值,你就必须保证电容能通过电阻在一定时间内放电到可接受的范围。如果电阻太大,那么就可能出错。PLD可编程上下拉,还有总线保持也相当于上下拉,可以省去外接电阻。但是有一些麻烦。
    一般输入端才需要上下拉,假设器件10K是一个可行的值,那么10个元件并联会等效有多大的输入上拉电阻?1K。
    也就是说,如果你想给信号线预置一个低电平,可能需要200欧姆的外置下拉电阻。这种情况下,如果还有一个3门驱动这个信号,高电平的时候需要扇出15mA左右的静态电流,有点太大了。这就是附加的负载效应。
    两个器件一个上拉一个下拉,当一个3态门驱动,输出3态时会怎么样?电平1.5V左右,两个门处于不高不低的状态,预置电平的目的没有达到,而且可能诱发震荡,对器件寿命造成影响。内置上下拉电阻使得设计可靠的电路复杂性增加了,一个不留神就可能留下隐患,而且很难分析,使用中要非常非常小心。如果能够外接电阻,尽量还是少采用内置上下拉或者总线保持的门电路吧。

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  • 信号上拉电阻 RpR_{p}Rp​ 的计算公式为: RpR_{p}Rp​ = Tr2.2∗Cs∗n\frac{Tr}{2.2 *Cs * n }2.2∗Cs∗nTr​ Tr------信号的上升沿爬升时间,应满足逻辑器件的要求。 Cs-----输入引脚的寄生电容。 n-------该信号...

    常见各类技术资料上,有些技术规范写道“无用的管脚不允许悬空状态,必须接上拉或下拉电阻以提供确定的工作状态”。
    这个提法基本是对的,但也不全对。下面详细加以说明。

    管脚上拉下拉电阻设计出发点有两个:
    一个是在正常工作或单一故障状态下,管脚均不应出现不定状态,如接头脱落后导致的管脚悬空;
    二是从功耗的角度考虑,就是在长时间的管脚等待状态下,管脚端口的电阻上不应消耗太多电流,尤其是对电池供电设备。

    从抗扰的角度,信号端口优选上拉电阻。
    上拉电阻时,在待机状态下,源端输入常为高阻态,如果没有上拉电阻或下拉电阻,输入导线呈现天线效应,一旦管脚受到辐射干扰,管脚输入状态极容易被感应发生变化。所以,这个电阻是肯定要加的。下一个问题就是加上拉还是下拉。
    如果加了下拉,在平常状态下,输入表现为低电平,但辐射干扰进来后,会通过下拉电阻泻放到地,就会发生从Low—High的一个跳变,产生误触发。
    但如果加了上拉电阻,在平常状态下,输入表现为高电平,辐射干扰进来后,如果低也没关系,上拉电阻会将输入端钳位在高电平,如果辐射干扰强,超过了Vcc的电平,导线上的高电平干扰会通过上拉电阻泻放到Vcc上去,无论怎样干扰,都只会发生High—Higher的变化,不会产生误触发。相当于人家本来是一个富豪,你给了他10万元,他的生活方式不会发生任何的改变。
    图1和图2是干扰状态下的电平示意图。
    图2中的低电平由VL变为VL+ΔV时,产生了从低电平到高电平的跳变,有可能使后级电路误动作的风险。
    下一个问题就是,确定了用上拉电阻后,是不是上拉电阻就可以随便选了呢?答案当然是“no”。(如图3)
    在这里插入图片描述
    A、当I0 >= I1 + I2
    这种情况下,RL1和RL2两个负载不会通过R取电流,因此对R阻值大小要求不高,通常4.7 KΩ<R<20 KΩ即可。此时R的主要作用是增加信号可靠性,当Vout连线松动或脱落时,抑制电路产生鞭状天线效应吸收干扰。

    B、当I0 < I1 + I2
    I0 +I= I1 + I2
    U=VCC-IR
    U>=VHmin
    由以上三式计算得出,R<=(VCC- VHmin)/I
    (VH min: 高电平门限最低值)
    其中,I0、I1、I2都是可以从datasheet查到的,I就可以求出来,VHmin也是可以查到的。

    当前极Vout输出低电平时,各管脚均为灌电流,则:
    I’= I1’ + I2’ +I0’
    U’ =VCC-I’ R
    U’ <=VLmax
    以上三式可以得出:R>=(VCC- VLmax)/I’
    (VLmax低电平门限最低值)
    

    由以上二式计算出R的上限值和下限值,从中取一个较靠近中间状态的值即可。8 v7 D+ `& m7 M# Q
    注意,如果负载的个数大小不定的话,要按照最坏的情况计算,上限值要按负载最多的时候计算,下限值要按负载最少的计算。

    另一种选择方式是基于功耗的考虑。根据电路实际应用时,输出信号状态的频率或时间比选择。若信号Vout长期处于低电平,宜选择下拉电阻;若长期处于高电平,宜选择上拉电阻。为的是静态电流小。


    上拉电阻跟信号上升沿速率

    信号上拉电阻 RpR_{p} 的计算公式为:

    RpR_{p} = Tr2.2Csn\frac{Tr}{2.2 *Cs * n }

    Tr------信号的上升沿爬升时间,应满足逻辑器件的要求。
    Cs-----输入引脚的寄生电容。
    n-------该信号线上并联器件的数目。

    例如:
    某逻辑器件的上升爬升速率要求为0.2V/ns,电源Vcc为3.3V,则Tr应不大于16.5ns,假设Cs=20pF,n=2,则该逻辑器件的输入端上拉电阻Rp根据上述公式计算结果如下:
    Rp=16.5ns/(2.220pF2)=187.5Ω

    即只有当上拉电阻阻值小于187.5Ω时,才能满足该器件的上升沿爬升速率要求。


    部分转自:
    https://www.eda365.com/thread-194104-1-1.html

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  • 三极管的上拉下拉电阻的选取

    万次阅读 2019-12-09 13:57:30
    输出端的接电源或接地的电阻叫上拉、下拉电阻,而基极电阻不叫这个名称,应该叫基极偏置电路分压电阻。  根据基极所需的偏置电压以及电源电压大小,用电阻分压公式计算Ub=Vcc*R2/(R1+R2),电阻值的大小应该在kΩ~...

     输出端的接电源或接地的电阻叫上拉、下拉电阻,而基极电阻不叫这个名称,应该叫基极偏置电路分压电阻。
     根据基极所需的偏置电压以及电源电压大小,用电阻分压公式计算Ub=Vcc*R2/(R1+R2),电阻值的大小应该在kΩ~十kΩ数量级,保证电阻上的电流比基极电流大一个数量级。
     例如基极偏压需要2V,电源电压6V,取下偏置电阻10kΩ,可以算出上偏置电阻为20kΩ。

    为了简便叙述,以下统一为上下拉电阻

     

    简单概括为:电源到器件引脚上的电阻叫上拉电阻,作用是平时使该引脚为高电平,地到器件引脚上的电阻叫下拉电阻,作用是平时使该引脚为低电平。低电平在IC内部与GND相连接;高电平在IC内部与超大电阻相连接。上拉就是将不确定的信号通过一个电阻钳位在高电平,电阻同时起限流作用,下拉同理。对于非集电极(或漏极)开路输出型电路(如普通门电路,其提升电流和电压的能力是有限的,上拉和下拉电阻的主要功能是为集电极开路输出型电路提供输出电流通道。

    上拉是对器件注入电流,下拉是输出电流;强弱只是上拉或下拉电阻的阻值不同,没有什么严格区分。当IC的I/O端口,节点为高电平时,节点处和GND之间的阻抗很大,可以理解为无穷大,这个时候通过上拉电阻(如4.7K欧,10K欧电阻)接到VCC上,上拉电阻的分压几乎可以忽略不计;

    当I/O端口节点需要为低电平时,直接接GND就可以了,这个时候VCC与GND是通过刚才的上拉电阻(如4.7K欧,10K欧电阻)连接的,通过的电流很小,可以忽略不计。

    如果单纯的想要使这个节点成为高电平,并且输出阻抗非常大,则直接接电源也无妨,但是如果单片机要使这个节点拉低,即单片机内部使节点接地,这样5V电源和地之间就短路了。

    另外,当要求这个节点为高电平时,这个节点和地之间的阻抗一般非常大,如100K欧的阻抗,当上拉一个10K欧的电阻,这个点分得的电压为100K欧/(100K 10K)*5V=4.5V,这样也可以拉到高电平。

    而当要求这个节点为低电平时,只要把它和地连接就可以了,电源和地之间有一个10K偶的电阻,这样就不会短路了。

    当低电平时,电源和地之间有一个负载形成的回路,有时候这个节点会再串接一个电阻,因为电流流向阻抗低的地方,所以电流会通过与电源相连的电阻流向地,而不是流向这个与节点相连的电阻,因为这个节点连接的电阻阻抗高,所以低电平时这个点的电势就是低电平。

    可以这么认为,对于IC的I/O端口来说,IC内部通过控制高低电平相当于控制这个O/O口与其内部的GND或非常大的电阻相连,如100K欧,当I/O口为低电平0V时,在IC内部,是控制IC芯片O/O口的引脚在芯片内与GND连接。

    当I/O口为高电平时,如5V,这个时候I/O口引脚在芯片内是与非常大的电阻,如100K欧相连接的,有时在I/O节点处会再串接一个小电阻值的电阻,如68欧,因为电流流向阻抗低的地方,所以当芯片内部的I/O端口欧与GND相连为低电平时,电源与上拉电阻及芯片内部的GND形成环路进行流通。

    这时I/O口节点处的电流就会流向芯片内部的GND,因为节点处串接了一个小阻值的电阻,相对于GND来说是高阻,就是大一点点也是高阻,所以电流就不会流过这个串联的电阻。

    当用下拉电阻时(所谓的上拉和下拉都是针对高阻态而言的),当I/O口为高阻态时,通过上拉电阻能够让其保持在高电平状态;

    具体如上文所述:当I/O端口为高阻态时,用下拉电阻把这个口与GND相连接,高阻态电阻值很大,可以理解为断开,其实就是和芯片内部的阻值很大的电阻相连接,下拉的时候拉到地上了,没有电流,电平值为0,除非是给这个引脚赋予一个高电平值它才能够起作用。

    上拉和下拉电阻的作用概括如下:

    1、提高电压准位当TTL电路驱动CMOS电路时,如果TTL电路输出的高电平低于CMOS电路的最低高电平,这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值;OC门电路必须加上拉电阻,以提高输出的高电平值。2、加大输出引脚的驱动能力有的单片机引脚上也常使用上拉电阻。3、N/A引脚(没有连接的引脚)防静电、防干扰;在CMOS芯片上,为了防止静电造成损坏,不用的引脚不能悬空,一般接上拉电阻降低输入阻抗,提供泄荷通路。同时引脚悬空就比较容易接收外界的电磁干扰。4、电阻匹配抑制反射波干扰,长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻使电阻匹配,能有效的抑制反射波干扰。5、预设空间状态/默认电位在一些CMOS输入端接上拉或下拉电阻是为了预设默认电位。当不用这些引脚时,这些输入端下拉接低电平或上拉接高电平。在I2C等总线上空闲时的状态是由上下拉电阻获得的。6、提高芯片输入信号的噪声容限输入端如果是高阻状态,或高阻抗输入端处于悬空状态,此时需要加上拉或下拉电阻,以免受到随机电平的影响,进而影响电路工作。同样,如果输出端处于被动状态,需要加上拉或下拉电阻,如输出端仅仅是一个三极管的集电极,从而提高芯片输入信号的噪声容限,增强抗干扰能力。在BJT晶体三极管的基极端,上拉电阻和下拉电阻也起着至关重要的作用。在三极管的电路应用中,串接在基极上的电阻起限制基级电流的作用,如下图中的R2所示,

    如下图中的R5所示,上拉电阻使三极管基极的输入电平在默认情况下是高电平输入,当CPU有低电平信号输出时,外围电路响应,下拉电阻使晶体管的基极输入在默认情况下拉到低电平,如下图中的R6所示。

    上拉下拉电阻选取

    1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。

    2、OC门电路必须加上拉电阻,才能使用。像比较器这类型,必须要都是要OC输出,就要加上拉电阻。

    3、为加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。

    4、在COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗,提供泄荷通路。

    5、芯片的管脚加上拉电阻来提高输出电平,从而提高芯片输入信号的噪声容限增强抗干扰能力。

    6、提高总线的抗电磁干扰能力。管脚悬空就比较容易接受外界的电磁干扰。

    7、长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。

    上拉电阻阻值的选择原则包括:

    1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。

    2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。

    3、对于高速电路,过大的上拉电阻可能边沿变平缓。综合考虑

    以上三点,通常在1k到10k之间选取。对下拉电阻也有类似道理

    对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定,主要需要考虑以下几个因素:

    •  

      1. MOS管和三极管驱动能力与功耗的平衡。以上拉电阻为例,一般地说,上拉电阻越小,驱动能力越强,但功耗越大,设计是应注意两者之间的均衡。

       

           2.MOS管和三极管下级电路的驱动需求。同样以上拉电阻为例,当输出高电平时,开关管断开,上拉电阻应适当选择以能够向下级电路提供足够的电流。

           3. 高低电平的设定。不同电路的高低电平的门槛电平会有不同,电阻应适当设定以确保能输出正确的电平。以上拉电阻为例,当输出低电平时,开关管导通,上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。

           4. 频率特性。以上拉电阻为例,上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟,电阻越大,延迟越大。上拉电阻的设定应考虑电路在这方面的需求。

    下拉电阻的设定的原则和上拉电阻是一样的。

         OC门输出高电平时是一个高阻态,其上拉电流要由上拉电阻来提供,设输入端每端口不大于100uA,设输出口驱动电流约500uA,标准工作电压是5V,输入口的高低电平门限为0.8V(低于此值为低电平);2V(高电平门限值)。

    选上拉电阻时:

          500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下,此为最小阻值,再小就拉不下来了。如果输出口驱动电流较大,则阻值可减小,保证下拉时能低于0.8V即可。

         当输出高电平时,忽略管子的漏电流,两输入口需200uA

    200uA x15K=3V即上拉电阻压降为3V,输出口可达到2V,此阻值为最大阻值,再大就拉不到2V了。选10K可用。

          设计时管子的漏电流不可忽略,IO口实际电流在不同电平下也是不同的,上述仅仅是原理,一句话概括为:输出高电平时要喂饱后面的输入口,输出低电平不要把输出口喂撑了(否则多余的电流喂给了级联的输入口,高于低电平门限值就不可靠了)

         总结:,上拉在1k到10k之间选取。 MOS管下拉一般选择10K~20K,三极管下拉用1K~2K!

    另外:

          1)防止三极管受噪声信号的影响而产生误动作,使晶体管截止更可靠!三极管的基极不能出现悬空,当输入信号不确定时(如输入信号为高阻态时),加下拉电阻,就能使有效接地。
     

          特别是GPIO连接此基极的时候,一般在GPIO所在IC刚刚上电初始化的时候,此GPIO的内部也处于一种上电状态,很不稳定,容易产生噪声,引起误动作!加此电阻,可消除此影响(如果出现一尖脉冲电平,由于时间比较短,所以这个电压很容易被电阻拉低;如果高电平的时间比较长,那就不能拉低了,也就是正常高电平时没有影响)!但是电阻不能过小,影响泄漏电流!(过小则会有较大的电流由电阻流入地)

         2)当三极管开关作用时,ON和OFF时间越短越好,为了防止在OFF时,因晶体管中的残留电荷引起的时间滞后,在B,E之间加一个R起到放电作用。高频,深饱和时特别要注意。(次要)

     

          3 )三极管基级加电阻主要是为了设置一个偏置电压,这样就不会出现信号的失真(这在输入信号有交流时极其重要:如当温度上升时,Ic将增大,导致Ie也会增大,那么在Re上的压降也增大,而Vbe=Vb-IeRe,而Vb此时基本上被下拉电阻保持住,所以使Vbe减小。当然这个减小对0.7v来说是很小的,是从微观上去分析的。Vbe的减小,使Ib减小,结果牵制了Ic的增加,从而使Ic基本恒定。这也是反馈控制的原理)。

     

           而且同时还是为了防止输入电流过大,加个电阻可以分一部分电流,这样就不会让大电流直接流入三极管而损坏其.至于为了放电,一般是在MOS管中才用,三极管这个问题不大

          4)如果三极管不接下拉电阻,就不能设定偏置电压,这样会产生输入信号的交越失真,并且输入电流过大的时候会导致大电流直接流入三极管而导致损坏。

         接下拉电阻不宜过大,不然会影响流入基极的电流过小

     

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  • 在usb host 端, D+,D- 各接一个15kohm 的下拉电阻, 而在usb device端,这时就有高速低速设备的区别了。usb1.0, 1.1,2.0协议中都有定义高低速设备以满足不同情况的需求,这些在硬件上的区别就是: 高速设备:d+ ...

    ①  usb有主从设备之分,主设备有:pc, 现在市面上的那些插u-disk即可播放mp3的“mp3”之类的,
    usb 信号是差分信号,信号线为D+, D-,。 在usb host 端, D+,D- 各接一个15kohm 的下拉电阻, 而在usb device端,这时就有高速低速设备的区别了。usb1.0, 1.1,2.0协议中都有定义高低速设备以满足不同情况的需求,这些在硬件上的区别就是: 高速设备:d+ 接一个1.5kohm的上拉电阻,d-不接;低速设备则相反。
          这样当usb device 插入到host中时,如果是高速设备, 则d+被拉高,d-不变;

          低速设备则与之相反,d+不变,d-被拉高。

    这个上拉过程需要大概2.5us的时间,host这这个时间内便检测到了该信号,即可判断有device plug in,和该device的类型,然后开始通讯,枚举。。。等。

    ②  USB OTG(on the go) 就是既可以做host又可以做client
    我们一般是作为client接受pc传输数据,作为host时可以接打印机直接把手机中的照片打印出来
    判别是host还是client是靠USB_ID这根pin

    当作为client时,USB_ID基本是悬空的(内部有上)

    如果侦测到USB_ID被拉低,就被认为是作为host,向外输出
    所以需要外部client设备把USB_ID拉低

     

    USB协议基本知识

    https://blog.csdn.net/u010142953/article/details/82627591

     

    https://jingyan.baidu.com/article/e3c78d640512a47d4c85f586.html

    1. USB接口原理图:USB由电源正(V+)、电源负(V-)、数据正(D+)、数据负(D-)四个端口构成,其中电源为5V,某些接头有5个端口其中一个是空脚。一般设备和主机之间通过D+的上下拉电阻产生的信号识别设备是否存在,即设备在D+脚接1.5K上拉电阻,主机在D+接15K下拉电阻。

       

      usb电源线接法图解

    2. 2

      USB线序颜色定义:标准的USB各线的颜色是固定的,通常为:

      红色:电源正(V+)

      白色:数据负(D-)

      绿色:数据正(D+)

      黑色:电源负(V-或GND)

      usb电源线接法图解

     

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  • 电源参数计算V1.3.exe

    2020-03-27 09:25:14
    以前我在设计反激式开关电源时用VB6... 根据所需要的电压值 ,计算上拉,下拉阻值。 功能3:反激式二次侧分压阻值计算 现在主要是原边方案了,这个可能用的少了。 功能4:功率及效率计算 这个功能不介绍了,都懂的。
  • 计算电阻式温度传感器的AD值,支持分压电阻上拉,或下拉,支持8-10位精度
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  • 2019.06.27

    2019-10-04 19:59:36
    1.微机原理; 侧重于计算机结构 2.数字电子技术基础;...1.1 输入、输出引脚、上拉电阻、下拉电阻、三极管 1.2 与门、或门、非门 1.3 中断 转载于:https://www.cnblogs.com/AlexzhiyiPython/p/11099786.html...
  • NTC数据表生成

    2012-06-15 15:03:42
    本人做NTC温度检测的程序,到处找工具,结果找不到合适的能生成数据表的。于是就咬牙用DELPHI写了这么个小软件。...目前只有分压电阻上拉的计算方式,朋友们有需求分压电阻下拉计算方式的话,我再添加吧。
  • 协议 计算机 只会使用电流 为了传递信息 只能通过往哪条线 哪个时候写入或读电流来交流 时序图与协议的关系 为了更简单描述 协议的...下拉电阻 一般用于 ***属了解Dma mmu 属于操作系统的细节 一般操作系统会帮我们
  • 串行端接  实际上,因为阻抗会随频率动态变化,难以达到阻抗匹配,所以缓冲器输出端可以省去电阻(R)。 ... 下拉电阻  CMOS  优势:非常简单(R = Z0)  弱点:高功耗  备注:不推荐
  • FPGA笔试9

    2020-08-10 21:22:15
    在硬件上,要用OC门来实现(漏极或者集电极开路),为了防止因灌电流过大而烧坏OC门,应在OC门输出端接一上拉电阻(线或则是下拉电阻)。 答:C1/C2=24pF,计算过程: 第一步:计算C1、C2并联电容值:16pF-4pF=12pF...

空空如也

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下拉电阻计算