常见各类技术资料上，有些技术规范写道“无用的管脚不允许悬空状态，必须接上拉或下拉电阻以提供确定的工作状态”。
这个提法基本是对的，但也不全对。下面详细加以说明。

管脚上拉下拉电阻设计出发点有两个：
一个是在正常工作或单一故障状态下，管脚均不应出现不定状态，如接头脱落后导致的管脚悬空；
二是从功耗的角度考虑，就是在长时间的管脚等待状态下，管脚端口的电阻上不应消耗太多电流，尤其是对电池供电设备。

从抗扰的角度，信号端口优选上拉电阻。
上拉电阻时，在待机状态下，源端输入常为高阻态，如果没有上拉电阻或下拉电阻，输入导线呈现天线效应，一旦管脚受到辐射干扰，管脚输入状态极容易被感应发生变化。所以，这个电阻是肯定要加的。下一个问题就是加上拉还是下拉。
如果加了下拉，在平常状态下，输入表现为低电平，但辐射干扰进来后，会通过下拉电阻泻放到地，就会发生从Low—High的一个跳变，产生误触发。
但如果加了上拉电阻，在平常状态下，输入表现为高电平，辐射干扰进来后，如果低也没关系，上拉电阻会将输入端钳位在高电平，如果辐射干扰强，超过了Vcc的电平，导线上的高电平干扰会通过上拉电阻泻放到Vcc上去，无论怎样干扰，都只会发生High—Higher的变化，不会产生误触发。相当于人家本来是一个富豪，你给了他10万元，他的生活方式不会发生任何的改变。
图1和图2是干扰状态下的电平示意图。
图2中的低电平由VL变为VL+ΔV时，产生了从低电平到高电平的跳变，有可能使后级电路误动作的风险。
下一个问题就是，确定了用上拉电阻后，是不是上拉电阻就可以随便选了呢？答案当然是“no”。（如图3）

A、当I0 >= I1 + I2
这种情况下，RL1和RL2两个负载不会通过R取电流，因此对R阻值大小要求不高，通常4.7 KΩ<R<20 KΩ即可。此时R的主要作用是增加信号可靠性，当Vout连线松动或脱落时，抑制电路产生鞭状天线效应吸收干扰。

B、当I0 < I1 + I2
I0 +I= I1 + I2
U=VCC-IR
U>=VHmin
由以上三式计算得出，R<=(VCC- VHmin)/I
（VH min: 高电平门限最低值）
其中，I0、I1、I2都是可以从datasheet查到的，I就可以求出来，VHmin也是可以查到的。

当前极Vout输出低电平时，各管脚均为灌电流，则：
I’= I1’ + I2’ +I0’
U’ =VCC-I’ R
U’ <=VLmax
以上三式可以得出：R>=(VCC- VLmax)/I’
（VLmax低电平门限最低值）

由以上二式计算出R的上限值和下限值，从中取一个较靠近中间状态的值即可。8 v7 D+ `& m7 M# Q
注意，如果负载的个数大小不定的话，要按照最坏的情况计算，上限值要按负载最多的时候计算，下限值要按负载最少的计算。

另一种选择方式是基于功耗的考虑。根据电路实际应用时，输出信号状态的频率或时间比选择。若信号Vout长期处于低电平，宜选择下拉电阻；若长期处于高电平，宜选择上拉电阻。为的是静态电流小。

上拉电阻跟信号上升沿速率

信号上拉电阻 $R_p$ 的计算公式为：

$R_p$ = $\frac{Tr}{2.2\ast Cs\ast n}$

Tr------信号的上升沿爬升时间，应满足逻辑器件的要求。
Cs-----输入引脚的寄生电容。
n-------该信号线上并联器件的数目。

例如：
某逻辑器件的上升爬升速率要求为0.2V/ns,电源Vcc为3.3V，则Tr应不大于16.5ns,假设Cs=20pF,n=2,则该逻辑器件的输入端上拉电阻Rp根据上述公式计算结果如下：
Rp=16.5ns/(2.220pF2)=187.5Ω

即只有当上拉电阻阻值小于187.5Ω时，才能满足该器件的上升沿爬升速率要求。

部分转自：
https://www.eda365.com/thread-194104-1-1.html

电阻在电路设计中的应用非常的广泛，其核心作用，就是利用电阻对电流的阻碍作用。除了电源中调整电压，电路中串接电阻进行限流，串在信号线上防反射，也做一些并联的信号耦合，下面主要说一下另一种应用，就是上拉下拉。
电阻在电路上拉或者下拉，常见于单片机的IO端口，以及MOS的驱动输出或者I2C这样的信号上，有人选择1K，有人选择10K，有人选择100K，那么我们在电路设计中，到底选择多大的电阻比较合适呢？
首先上拉或者下拉的作用说起，在单片机的IO口做上拉或者下拉，主要是单片机上电到程序运行起来配置好端口这段真空时间管脚的状态是不定的，为了确保这段时间的IO状态处于一个我们可控的，就要增加上拉或者下拉。上拉还有一种作用就是增强IO口的输出能力，我们知道单片机的IO口自己输出的电流很小，基本上在5mA以下，这就需要增加电路的电流输出能力，还有一种是进行电平的转换，比如端口输出的是0-3V的高低电平，而配套的是0-5V的高低电平，我们就需要讲0V保证在0V，3V变成接近5V的电平。
清楚电路上拉下拉的作用，我们就要选择电阻，这个时候，就是最基本的电阻分压定律，小电阻分小电压，大电阻分大电压。如下图所示:单片机IO假设输出电平为0，则OUT脚输出电压就是串联电阻分压分到的大小（实际电路要考虑电路本身的阻抗等，综合起来），假设IO的对地阻抗为1K,上拉为10K,VCC为5V，则IO输出为0,OUT脚电平约为0.45V，当IO输出为3.3V时，OUT出电平为：3.45V，若上拉电阻变为1K，则变成4.15V，所以上拉电阻具体要用多大的，要根据实际你需要的输出电平取匹配。如果你的上拉是用来提高电路的带载能力，则要计算该通路的电流来综合考虑，目前比较常见的是有10K,100K等。