常见各类技术资料上，有些技术规范写道“无用的管脚不允许悬空状态，必须接上拉或下拉电阻以提供确定的工作状态”。
 这个提法基本是对的，但也不全对。下面详细加以说明。
 
管脚上拉下拉电阻设计出发点有两个：
 一个是在正常工作或单一故障状态下，管脚均不应出现不定状态，如接头脱落后导致的管脚悬空；
 二是从功耗的角度考虑，就是在长时间的管脚等待状态下，管脚端口的电阻上不应消耗太多电流，尤其是对电池供电设备。
 
从抗扰的角度，信号端口优选上拉电阻。
 上拉电阻时，在待机状态下，源端输入常为高阻态，如果没有上拉电阻或下拉电阻，输入导线呈现天线效应，一旦管脚受到辐射干扰，管脚输入状态极容易被感应发生变化。所以，这个电阻是肯定要加的。下一个问题就是加上拉还是下拉。
 如果加了下拉，在平常状态下，输入表现为低电平，但辐射干扰进来后，会通过下拉电阻泻放到地，就会发生从Low—High的一个跳变，产生误触发。
 但如果加了上拉电阻，在平常状态下，输入表现为高电平，辐射干扰进来后，如果低也没关系，上拉电阻会将输入端钳位在高电平，如果辐射干扰强，超过了Vcc的电平，导线上的高电平干扰会通过上拉电阻泻放到Vcc上去，无论怎样干扰，都只会发生High—Higher的变化，不会产生误触发。相当于人家本来是一个富豪，你给了他10万元，他的生活方式不会发生任何的改变。
 图1和图2是干扰状态下的电平示意图。
 图2中的低电平由VL变为VL+ΔV时，产生了从低电平到高电平的跳变，有可能使后级电路误动作的风险。
 下一个问题就是，确定了用上拉电阻后，是不是上拉电阻就可以随便选了呢？答案当然是“no”。（如图3）
 
 A、当I0 >= I1 + I2
 这种情况下，RL1和RL2两个负载不会通过R取电流，因此对R阻值大小要求不高，通常4.7 KΩ<R<20 KΩ即可。此时R的主要作用是增加信号可靠性，当Vout连线松动或脱落时，抑制电路产生鞭状天线效应吸收干扰。
 
B、当I0 < I1 + I2
 I0 +I= I1 + I2
 U=VCC-IR
 U>=VHmin
 由以上三式计算得出，R<=(VCC- VHmin)/I
 （VH min: 高电平门限最低值）
 其中，I0、I1、I2都是可以从datasheet查到的，I就可以求出来，VHmin也是可以查到的。
 
当前极Vout输出低电平时，各管脚均为灌电流，则：
I’= I1’ + I2’ +I0’
U’ =VCC-I’ R
U’ <=VLmax
以上三式可以得出：R>=(VCC- VLmax)/I’
（VLmax低电平门限最低值）
 
由以上二式计算出R的上限值和下限值，从中取一个较靠近中间状态的值即可。8 v7 D+ `& m7 M# Q
 注意，如果负载的个数大小不定的话，要按照最坏的情况计算，上限值要按负载最多的时候计算，下限值要按负载最少的计算。
 
另一种选择方式是基于功耗的考虑。根据电路实际应用时，输出信号状态的频率或时间比选择。若信号Vout长期处于低电平，宜选择下拉电阻；若长期处于高电平，宜选择上拉电阻。为的是静态电流小。
 
 
上拉电阻跟信号上升沿速率
 
信号上拉电阻 $R_p$ 的计算公式为：
 
$R_p$ = $\frac{Tr}{2.2\ast Cs\ast n}$
 
Tr------信号的上升沿爬升时间，应满足逻辑器件的要求。
 Cs-----输入引脚的寄生电容。
 n-------该信号线上并联器件的数目。
 
例如：
 某逻辑器件的上升爬升速率要求为0.2V/ns,电源Vcc为3.3V，则Tr应不大于16.5ns,假设Cs=20pF,n=2,则该逻辑器件的输入端上拉电阻Rp根据上述公式计算结果如下：
 Rp=16.5ns/(2.220pF2)=187.5Ω
 
即只有当上拉电阻阻值小于187.5Ω时，才能满足该器件的上升沿爬升速率要求。
 
 
部分转自：
 https://www.eda365.com/thread-194104-1-1.html

问：about rs485

 
用电阻上拉

 
B用电阻下拉

 
A,B间用电阻连接，

 
这些电阻参数大致多少？

 
我们公司的设计是

 
TTL输入都用光偶隔离

 
输出加上拉和下拉，中间加TVS和2个电阻串联，2个电阻中点接外壳地，

 
不知道为什么如此 

 

 
回答：

 
上拉下拉电阻大了效果不好，小了功耗又太大，权衡选择了。

 
一般上拉下拉在470欧左右，终端电阻为120欧的时候。

 
想功耗小点，就可以上拉下拉为560，终端电阻为150。

 
有个公式，

 
终端阻抗＝（终端电阻×2×偏置电阻）/（终端电阻＋（2×偏置电阻））

 
偏置电阻就是所谓上拉下拉电阻

 
你说的你们公司的设计可以贴个图看看么？

 

 
回答：

 
485输出A,B之间电阻从不配到120之间根据实际情况选择，

 
通常最远端配电阻，如果每一处都配的话，

 
并联值不得小于120。

 
上下拉电阻在一处配就行，如果各处都配，也要按并联值来考虑。
 
参考:http://blog.chinaunix.net/uid-9688646-id-3479669.html
 
http://www.cnblogs.com/hao5158/p/3653448.html
 
 

 
 
现象1：RS485模块A （上拉下拉10K）与 RS485模块B（上拉下拉4.7K）连接出现丢包问题，在485总线上再并一个RS485模块C正常工作
 
               解决方法：将上拉下拉电阻改为1K

 转自：http://www.cnblogs.com/poiu-elab/archive/2012/06/06/2537990.html
 
 （太专业了没懂以备后用吧）
 
 对上拉电阻和下拉电阻的选择应结合开关管特性和下级电路的输入特性进行设定，主要需要考虑以下几个因素：
 1． 驱动能力与功耗的平衡。以上拉电阻为例，一般地说，上拉电阻越小，驱动能力越强，但功耗越大，设计是应注意两者之间的均衡。
 2． 下级电路的驱动需求。同样以上拉电阻为例，当输出高电平时，开关管断开，上拉电阻应适当选择以能够向下级电路提供足够的电流。
 3． 高低电平的设定。不同电路的高低电平的门槛电平会有不同，电阻应适当设定以确保能输出正确的电平。以上拉电阻为例，当输出低电平时，开关管导通，上拉电阻和开关管导通电阻分压值应确保在零电平门槛之下。
 4． 频率特性。以上拉电阻为例，上拉电阻和开关管漏源级之间的电容和下级电路之间的输入电容会形成RC延迟，电阻越大，延迟越大。上拉电阻的设定应考虑电路在这方面的需求。
 
 下拉电阻的设定的原则和上拉电阻是一样的。
 OC门输出高电平时是一个高阻态，其上拉电流要由上拉电阻来提供，设输入端每端口不大于100uA,设输出口驱动电流约500uA，标准工作电压是5V，输入口的高低电平门限为0.8V(低于此值为低电平)；2V(高电平门限值)。
 选上拉电阻时：
 500uA x 8.4K= 4.2即选大于8.4K时输出端能下拉至0.8V以下，此为最小阻值，再小就拉不下来了。如果输出口驱动电流较大，则阻值可减小，保证下拉时能低于0.8V即可。
 当输出高电平时，忽略管子的漏电流，两输入口需200uA
 200uA x15K=3V即上拉电阻压降为3V，输出口可达到2V，此阻值为最大阻值，再大就拉不到2V了。选10K可用。COMS门的可参考74HC系列
 设计时管子的漏电流不可忽略，IO口实际电流在不同电平下也是不同的，上述仅仅是原理，一句话概括为：输出高电平时要喂饱后面的输入口，输出低电平不要把输出口喂撑了（否则多余的电流喂给了级联的输入口，高于低电平门限值就不可靠了）                                     
 
 在数字电路中不用的输入脚都要接固定电平，通过1k电阻接高电平或接地。
 1. 电阻作用：
 接电组就是为了防止输入端悬空
 减弱外部电流对芯片产生的干扰
 保护cmos内的保护二极管,一般电流不大于10mA
 上拉和下拉、限流
 1. 改变电平的电位，常用在TTL-CMOS匹配
 2. 在引脚悬空时有确定的状态
 3.增加高电平输出时的驱动能力。
 4、为OC门提供电流
 那要看输出口驱动的是什么器件，如果该器件需要高电压的话，而输出口的输出电压又不够，就需要加上拉电阻。
 如果有上拉电阻那它的端口在默认值为高电平你要控制它必须用低电平才能控制如三态门电路三极管的集电极，或二极管正极去控制把上拉电阻的电流拉下来成为低电平。反之，
 尤其用在接口电路中,为了得到确定的电平,一般采用这种方法,以保证正确的电路状态,以免发生意外,比如,在电机控制中,逆变桥上下桥臂不能直通,如果它们都用同一个单片机来驱动,必须设置初始状态.防止直通!

上拉电阻 作用：让电压保持在高电平（提高信号引脚带负载能力）
 
下拉电阻 作用：让电平保持在低电平
 
 
 
对于上拉下拉电阻，看图理解最快