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    跳转指令里面的脉冲信号的响应问题

    跳转指令CJ的功能是跳过一些程序去执行另外的程序,我们都知道上升沿脉冲指令是从低电平到高电平时动作,那么当跳转指令条件不满足时会执行满足条件时被跳过的程序段,(执行被跳过的程序)当程序瞬间执行时里面有上升沿脉冲指令时程序该如何响应?

    下面我用GX-WORKS模拟一下:

    1. 跳转指令条件满足

    2. 跳转指令条件不满足

    分析跳转指令满足时的情况:

    跳转指令满足时,PLC将跳转到P0表识的地方,而按照程序从上到下的扫描顺序已及线圈全局相通的原理,可以发现M0一通电就是闭合的,在被跳过的程序段里面M0是驱动只在上升沿接通的M10线圈,但是经过跳转指令的跳转后,M10并没有接通过,在P0表识的后面我们可以加一条M10为常开触点然后SET输出线圈Y0,实验结果是Y0并没有被置1。

    分析跳转指令不满足时的情况:

    当X1按钮按下时接通了M1线圈并自锁住了,这样子就打破了跳转指令的接通条件,那么将按从上到下、从左到右的顺序执行程序,此时会发现D0数据寄存器里面被移入了数字1,这说明M10触点被接通过。我们再来捋一遍,M0是一直被接通的,PLC一通电就接通了M0,但是PLS指令下的M10没有动作,原因是跳转指令跳过了这段程序,而在跳转指令不满足时,M10瞬间获取了一个上升沿脉冲信号闭合,但是M0是一直接通的,那么我们可以这么认为,被跳转程序里面的触点都是原状(就是你程序里面最开始没有运行下的状态,比如常开或者常闭),按照这个原理,我们再来看M10被接通的瞬间,当跳转指令条件不满足,程序就全部执行,M0线圈在最前面就被接通,M0常开触点就闭合,来到被跳转过的程序里面,M0常开触点被接通的这个信号才被传递进来,此时上升沿信号导通M10。

    结论:被跳转过的程序里面的触点不受外界影响,只有当跳转指令失效时才会将触点信息采集进来。

     上升沿和下降沿的时序问题

    结论:上升沿触发条件满足时,驱动线圈,使其线圈的常开触点闭合,上升沿脉冲满足时才执行(从0到1),而下降沿是从1到0时才触发。当上升沿和下降沿同时接通时,在第一个扫描周期将会执行上升沿触发的信号,而在第二个扫描周期时才执行下降沿触发的信息。

    下面时GX-WORKS2模拟的结果:

     

     

    转载于:https://www.cnblogs.com/iBoundary/p/11327622.html

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  • 关于西门子沿指令的收获 最近在编写的时候,偶尔获得的收获,与论坛内几个人交流,感觉自认为还可以的收获,那就是: 个人认为‘沿信号’是为了精确表示信号的变化的一种方式,即比较2个扫描周期的信号变化: 如果...

    关于西门子沿指令的收获

    最近在编写的时候,偶尔获得的收获,与论坛内几个人交流,感觉自认为还可以的收获,那就是:
    

    个人认为‘沿信号’是为了精确表示信号的变化的一种方式,即比较2个扫描周期的信号变化:
    如果在前的一个扫描周期信号为‘0’,下一个扫描周期为‘1’,则得到上升沿;
    如果在前的一个扫描周期信号为‘1’,下一个扫描周期为‘0’,则得到下降沿。
    如果定时中断,那么一个定时中断包含多个扫描周期,在定时中断信号变化的前的一个扫描周期信号为‘0’,下一个扫描周期为‘1’,则得到上升沿;在定时中断信号变化的前的一个扫描周期信号为‘1’,下一个扫描周期为‘0’,则得到下降沿;
    因此,‘沿信号’是按扫描周期工作的。

    这个其实在博途的编程中,对于沿指令都要有一个储存位就可以印证。
    这其实也可以说是,为什么在博途的FC中,使用沿指令时,储存位不宜使用临时变量,最好使用全局变量的原因。因为临时变量无法存储,无法进行两个扫描周期的比较,故无法得到沿指令的功能。
    只是个人观点,如有不同见解,欢迎交流。

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  • 在SCL语言中实现上升沿/下降沿可以使用库指令R_TRIG / F_TRIG,该指令可以检测CLK的“0”“1”变化,通过获取CLK的变化输出上升沿 / 下降沿信号。

         在SCL语言中实现上升沿/下降沿可以使用库指令R_TRIG / F_TRIG,该指令可以检测CLK的“0”“1”变化,通过获取CLK的变化输出上升沿 / 下降沿信号。

     

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  • FPGA中常用的上升沿检测和下降沿检测代码,使用的verilog hdl语言 //上升沿检测 module pose_chk(clk, in, out); input clk, in; output out; reg curr, last; always@(posedge clk) begin curr <...

    FPGA中常用的上升沿检测和下降沿检测代码,使用的verilog hdl语言

    //上升沿检测
    module pose_chk(clk, in, out);
    input clk, in;
    output out;
    
    reg curr, last;
    
    always@(posedge clk)
    begin
        curr <= in;
        last <= curr;
    end
    
    assign out = curr & (~last);
    
    endmodule
    
    //下降沿检测
    module nege_chk(clk, in, out);
    input clk, in;
    output out;
    
    reg curr, last;
    
    always@(posedge clk)
    begin
        curr <= in;
        last <= curr;
    end
    
    assign out = ~curr & (last);
    
    endmodule
    

    转载于:https://www.cnblogs.com/cql/archive/2012/05/15/2502302.html

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空空如也

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