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  • 2021-12-24 14:46:42

      西门子上升沿、下降沿的理解:上升沿就是在信号从断开到接通的那一瞬间接通,下降沿就是在信号从接通到断开的那一瞬间接通,接通的有效周期是一个本周期数。

      由此、看采用上升沿触发时,是泵刚刚投入的瞬间就记录了次数;而下降沿触发是,泵停止那一瞬间记录泵的运行次数。如果仅仅看次数是没有区别的,关键是你需要什么时候读取这个计数器值。

      泵在运行过程中,用上升沿是否意味着已经完成了一个沿的上升,而用下降沿还没有完成,那么运行时用上升沿的计数应该比用下降沿的多一次?

      这个问题还是一样,需要看你对记录次数的界定。如果仅仅是以上升沿和下降沿来做区别,记录的次数的一致的。原因前面也说了,当一个上升沿触发有效时,当需要下一个上升沿有效必须是这个点出现的下跳变。(一般plc视频教程会讲到。)

      注意!200的上升沿和下降沿的使用个数是有限制的。如226最大个数256个。

      对应沿的使用往往会配套诸如置位(S)、复位指令(R),而这些指令且且只需要有效一个周期就可以了的。所以当指令前面的能流有一次周期的有效,该指令就能够捕捉到信息,并保持这个状态。本文来源:www.jcpeixun.com。

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  • 中断下降沿有效与低电平触发

    中断概念:中断是指由于接收到来自外围硬件(相对于中央处理器和内存)的异步信号或来自软件的同步信号,而进行相应的硬件/软件处理。发出这样的信号称为进行中断请求(interrupt request,IRQ)。硬件中断导致处理器通过一个上下文切换(context switch)来保存执行状态(以程序计数器和程序状态字等寄存器信息为主);软件中断则通常作为CPU指令集中的一个指令,以可编程的方式直接指示这种上下文切换,并将处理导向一段中断处理代码。中断在计算机多任务处理,尤其是实时系统中尤为有用。这样的系统,包括运行于其上的操作系统,也被称为“中断驱动的”(interrupt-driven)。中断是一种使CPU中止正在执行的程序而转去处理特殊事件的操作,这些引起中断的事件称为中断源,它们可能是来自外设的输入输出请求,也可能是计算机的一些异常事故或其它内部原因。

    中断:在运行一个程序的过程中,断续地以“插入”方式执行一些完成特定处理功能的程序段,这种处理方式称为中断。

    作用:并行操作,硬件故障报警与处理,支持多道程序并发运行,提高计算机系统的运行效率,支持实时处理功能

    单片机的中断是由单片机片内的中断系统来实现的。当中断请求源(简称中断源)发出中断请求时,如果中断请求被允许的话,单片机暂时中止当前正在执行的主程序,转到中断服务程序处理中断服务请求,处理完中断服务请求后,再回到原来被中止的程序之处(断点),继续执行被中断的主程序。

    1.中断允许寄存器IE


    EX0
    外部中断0允许位。EX0=1,允许外部中断0中断;EX0=0,禁止外部中断0中断。当EX0=1( SETB EX0 )时,同时单片机P3.2引脚上出现中断信号时,单片机中断主程序的执行而“飞”往中断服务子程序,执行完后通过中断返回指令RET 动返回主程序。当EX0=0( CLR EX0)时,即使单片机P3.2引脚上出现中断信程序也不会从主程序“飞” 出去执行,因为此时单片机的CPU相当于被“堵上了耳朵”,根本接收不到P3.2引脚上的中断信号,但是这并不表示这个信号不存在。如果单片机的CPU有空查一下TCON中的IE0位,若为1就说明有中断信号出现过。

     

    ET0
    T0溢出中断允许位。ET0=1,允许T0中断;ET0=0,禁止T0中断。

    EX1
    外部中断1允许位。EX1=1,允许外部中断1中断;EX1=0,禁止外部中断1中断。当EX1=1( SETB EX1)时,并且外部P3.3引脚上出现中断信号时,单片机CPU会中断主程序而去执行相应的中断服务子程序;当EX1=0( CLR EX1)时使外部P3.3引脚上即使出现中断信号,单片机的CPU也不能中断主程序转而去行中断服务子程序。
    因此,可以这样认为,EX0和EX1是决定CPU能否感觉到外部引脚P3.2P3.3上的中断信号的控制位。

    ET1
    T1溢出中断允许位。ET1=1,允许T1中断;ET1=0,禁止T1中断。

    ES
    串行中断允许位。ES=1,允许串行口中断;ES=0,禁止串行口中断。

    EA
    中断总允许位。EA=1,CPU开放中断;EA=0,CPU禁止所有的中断请求。总允许EA好比一个总开关。EA就相当于每家水管的总闸,如果总闸不开,各个龙头即使开了也不会有水;反过来,如果总闸开了而各个分闸没开也不会有水,所当我们想让P3.2和P3.3引脚上的信号能够中断主程序则必须将EA位设置为0(CLR EA)。

    下面为中断下降沿有效

    程序:

    #include<reg51.h>
    sbit led = P0^0;
    void int0_isr(void) interrupt 0
    {
    	led = !led;
    }
    void main()
    {
    	EA = 1;
    	EX0 = 1;
    	IT0 = 1;
    	while(1)
    	{
    	
    	}
    }

    仿真:

     按下按键,灯亮起。 

    下面为低电平触发

    程序:

    #include<reg51.h>
    sbit led = P0^0;
    void int0_isr(void) interrupt 0
    {
    	led = !led;
    	while(P3 == 0xfb);
    }
    void main(void)
    {
    	EA = 1;
    	EX0 = 1;
    	IT0 = 0;
    	while(1);
    }

     仿真同下降沿有效一样。

     

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  • 上升沿和下降沿的判断

    千次阅读 2021-08-03 10:29:56
    FPGA 中的上升沿和下降沿的判断,原理都是buffer 进行缓存。要分清楚的是,信号是先通过buffer0 或者 reg1,最后是通过 buffer1 和 reg2 , reg_x ,一定是先通过数值小的,再通过数值大的。 方法1: 采用拼接的方式 ...

    FPGA 中的上升沿和下降沿的判断,原理都是buffer 进行缓存。要分清楚的是,信号是先通过buffer0 或者 reg1,最后是通过 buffer1 和 reg2 , reg_x ,一定是先通过数值小的,再通过数值大的。

    方法1: 采用拼接的方式

     reg [1:0] r_Key;
        always@(posedge Clk)
            r_Key <= {r_Key[0],Key};
        wire pedge_key;
        assign pedge_key = r_Key == 2'b01;
        wire nedge_key;
        assign nedge_key = r_Key == 2'b10;

    方法2:  

    	always@(posedge clk or negedge reset_n)
    	    if(!reset_n)begin 
    		    key_in_reg1 <=  1'b0;
    			key_in_reg2 <= 1'b1;
    		end 
    		else begin 
    		    key_in_reg1 <= key_in;
    			key_in_reg2 <= key_in_reg1;
     		end 
    	
    	assign key_pedge = key_in_reg1&(!key_in_reg2);
    	assign key_nedge = (!key_in_reg1)&key_in_reg2;
    	

    展开全文
  • FPGA实现边沿检测电路(上升沿、下降沿

    千次阅读 多人点赞 2021-01-04 19:00:28
    提示:文章写完后,目录可以自动生成,...边沿检测用于检测信号的上升沿或下降沿,通常用于使能信号的捕捉等场景。 二、使用一级触发器的边沿检测电路 1.代码实现 代码如下: module detect( input clk, input..

    1、什么是边沿检测

    边沿检测用于检测信号的上升沿或下降沿,通常用于使能信号的捕捉等场景。

    2、采用1级触发器的边沿检测电路设计(以下降沿为例)

    2.1、设计方法

    设计波形图如下所示:




    各信号说明如下: 

    • sys_clk:基准时钟信号(这里设定为50MHz,周期20ns)
    • sys_rst_n:低电平有效的复位信号
    • in:输入信号,需要对其进行下降沿检测
    • ~in:输入信号的反相信号
    • in_d1:对输入信号寄存一拍
    • in_neg:得到的下降沿指示信号,该信号为 ind1 && ~in

    对上图进行分析:

    • 信号in是我们需要对其进行下降沿检测的信号
    • 信号~in是将信号in反向
    • 信号in_d1是使用寄存器寄存in信号,即对其进行打拍,或者说是同步到系统时钟域下
    • 输入信号开始为高电平,在L2处变为低电平,产生第1个下降沿,在L5出产生第2个下降沿
    • A处为产生的第1个下降沿指示信号,B处为产生的第2个下降沿指示信号

    由此我们可以推导出边沿检测信号产生的一般方法:

    • 将需要检测的信号寄存一拍,同步到系统时钟域下,得到信号 in_d1
    • 将需要检测的信号反向,得到信号 ~in
    • 将信号 in_d1 反向,得到信号 ~in_d1
    • 通过组合逻辑电路可以得到下降沿信号 in_neg:assign  in_neg = ~in && in_d1
    • 同样通过组合逻辑电路可以得到上升沿信号 in_pos:assign  in_pos = in && ~in_d1
    • 双边沿检测就是将上两条加(或运算)起来就可以了,化简后有:双边沿信号 in_both = in ^ ind1

    2.2、Verilog实现

    根据上文分析不难编写Verilog代码如下:

    //使用1级寄存器的下降沿检测电路
    module detect_1
    (
    	input		sys_clk,		//时钟(设定为 50MHz)
    	input		sys_rst_n,		//复位信号(n 表示低电平有效)
    	input		in,				//需要进行下降沿检测的输入信号
    	
    	output		in_neg			//输出的下降沿指示信号
    
    );		
    //reg  定义		
    reg		in_d1;					//寄存一拍的信号
    
    assign in_neg = ~in && in_d1;	//组合逻辑得到下降沿
    //上升沿: assign in_pos = in && ~in_d1;
    //双边沿: assign in_pos = in ^ in_d1;
    
    //寄存模块,将输入信号打一拍
    always@(posedge sys_clk or negedge sys_rst_n)begin
    	if(!sys_rst_n)
    		in_d1 <= 1'b0;			//复位清零	
    	else 
    		in_d1 <= in;			//寄存一拍	
    end
    
    endmodule

    2.3、RTL电路

    上图为生成的RTL电路:该电路由一级D触发器+与逻辑门构成。

    2.4、Testbench

    Testbench文件需要例化刚刚设计好的模块,并设置好激励。

    `timescale 1ns/1ns		//时间刻度:单位1ns,精度1ns
    
    module tb_detect_1();	//仿真模块
    
    //输入reg 定义
    reg	sys_clk;			
    reg sys_rst_n;
    reg in;
    
    //输出wire定义
    wire in_neg;
    
    //设置初始化条件和输入激励
    initial begin
    	sys_clk = 1'b0;		//初始时钟为0
    	sys_rst_n <= 1'b0;	//初始复位
    	in <= 1'b0;			//初始化输入信号
    /*****以下部分为设置的激励,以产生2个下降沿*******/
    	#10					//10个时间单位后
    	sys_rst_n <= 1'b1;  //拉高复位(此时复位无效)
    	in <= 1'b1;			//拉高输入
    	#20					//20个时间单位后
    	in <= 1'b0;  		//拉低输入,制造第1个下降沿
    	#80					//80个时间单位后
    	in <= 1'b1;  		//拉高输入
    	#60					//60个时间单位后
    	in <= 1'b0;  		//拉低输入,制造第2个下降沿	
    end
    
    //always代表重复进行,#10代表每10个时间单位
    //每10个时间单位反转时钟,即时钟周期为20个时间单位(20ns)
    always #10 sys_clk = ~sys_clk;	
    
    //例化被测试模块
    detect_1 detect_1_inst
    (
    	.sys_clk 	(sys_clk ), 		
    	.sys_rst_n 	(sys_rst_n ), 				
    	.in			(in),
    	
    	.in_neg 	(in_neg) 		
    );
    	
    endmodule
    
    

    2.5、仿真结果

    使用ModelSim执行仿真,仿真出来的波形如所示:

    从波形图可以看到:

    • 10ns后停止复位
    • 在第1条参考线处输入信号 in 产生了第1个下降沿信号
    • 在第3条参考线处输入信号 in 产生了第2个下降沿信号
    • 在第1条参考线和第2条参考线之间的产生了一个周期的下降沿指示信号 in_neg
    • 在第3条参考线和第4条参考线之间的产生了一个周期的下降沿指示信号 in_neg




    3、采用2级触发器的边沿检测电路(以下降沿为例)




    3.1、设计方法

    设计波形图如下所示:

    各信号说明如下: 

    • sys_clk:基准时钟信号(这里设定为50MHz,周期20ns)
    • sys_rst_n:低电平有效的复位信号
    • in:输入信号,需要对其进行下降沿检测
    • in_d1:对输入信号寄存1拍
    • in_d2:对输入信号寄存2拍
    • ~in_d1:in_d1信号的反相信号
    • in_neg:得到的下降沿指示信号,该信号为 ~ind1 && ind2

    对上图进行分析:

    • 信号in是我们需要对其进行下降沿检测的信号
    • 信号in_d1是使用寄存器寄存in信号,即对其打1拍
    • 信号in_d2是使用寄存器寄存in_d1信号,即对其打1拍
    • 信号~in_d1是将信号in_d1反向
    • 输入信号开始为高电平,在L2处变为低电平,产生第1个下降沿,在L5出产生第2个下降沿
    • A处为产生的第1个下降沿指示信号,B处为产生的第2个下降沿指示信号
    • 输出的下降沿指示信号落后下降沿一个时钟周期,这是因为对输入信号进行了寄存以消除亚稳态

    由此我们可以推导出边沿检测信号产生的一般方法:

    • 将需要检测的信号分别寄存1拍、2拍,同步到系统时钟域下,得到信号 in_d1、in_d2
    • 将in_d1信号反向,得到信号 ~in_d1
    • 将in_d2信号反向,得到信号 ~in_d2
    • 通过组合逻辑电路可以得到下降沿信号 in_neg:assign  in_neg = ~in_d1 && in_d2
    • 同样通过组合逻辑电路可以得到上升沿信号 in_pos:assign  in_pos = in_d1 && ~in_d2
    • 双边沿检测就是将上两条加(或运算)起来就可以了,化简后有:双边沿信号 in_both = in_d1 ^ in_d2

    3.2、Verilog实现

    根据上文分析不难编写Verilog代码如下:

    //使用1级寄存器的下降沿检测电路
    module detect_2
    (
    	input		sys_clk,		//时钟(设定为 50MHz)
    	input		sys_rst_n,		//复位信号(n 表示低电平有效)
    	input		in,				//需要进行下降沿检测的输入信号
    	
    	output		in_neg			//输出的下降沿指示信号
    
    );		
    //reg  定义		
    reg		in_d1;					//寄存1拍的信号
    reg		in_d2;					//寄存2拍的信号	
    
    assign in_neg = ~in_d1 && in_d2;//组合逻辑得到下降沿
    //上升沿: assign in_pos = in && ~in_d1;
    //双边沿: assign in_pos = in ^ in_d1;
    
    //寄存模块,将输入信号打1拍、打2拍
    always@(posedge sys_clk or negedge sys_rst_n)begin
    	if(!sys_rst_n)begin
    		in_d1 <= 1'b0;			//复位清零
    		in_d2 <= 1'b0;
    	end
    	else begin
    		in_d1 <= in;			//寄存1拍
    		in_d2 <= in_d1;			//寄存2拍
    	end
    end
    
    endmodule

    3.3、RTL电路

    上图为生成的RTL电路:该电路由2级D触发器+与逻辑门构成。

    3.4、Testbench

    Testbench文件同2.4章。

    3.5、仿真结果

    使用ModelSim执行仿真,仿真出来的波形如所示:

    从波形图可以看到:

    • 10ns后停止复位
    • 在第1条参考线处输入信号 in 产生了第1个下降沿信号
    • 在第4条参考线处输入信号 in 产生了第2个下降沿信号
    • 在第2条参考线和第3条参考线之间的产生了一个周期的下降沿指示信号 in_neg
    • 在第5条参考线和第6条参考线之间的产生了一个周期的下降沿指示信号 in_neg
    • 两级寄存器构成的边沿检测电路可以有效的防止亚稳态的产生,产生的使能信号会落后一个时钟周期。

    4、参考


    【从零开始走进FPGA】你想干嘛——边沿检测技术

    FPGA的边沿检测

    FPGA基础入门篇(四) 边沿检测电路

     ​

    展开全文
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