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  • 异步信号下降沿检测

    2012-01-08 15:42:48
    异步信号 下降沿 检测
  • FPGA中关于上升沿和下降沿检测

    千次阅读 2021-01-12 10:39:59
    FPGA中关于上升沿和下降沿检测 一 介绍 在学习FPGA的过程中,我们有时候会看到在所学例程上会有关于检测信号下降沿或者上升沿的代码,然后通过检测上升沿和下降沿触发使能信号从而进行接下来的操作。 比如下降沿检测...

    FPGA中关于上升沿和下降沿检测

    一 介绍

    在学习FPGA的过程中,我们有时候会看到在所学例程上会有关于检测信号下降沿或者上升沿的代码,然后通过检测上升沿和下降沿触发使能信号从而进行接下来的操作。
    比如下降沿检测:

    assign  flag = (~uart_txd_d0) && (uart_txd_d1);
    

    但是可能却不知道为什么是这样写出来的,而选择去死记硬背,反正我是记不住了,最好还是搞明白,那么接下来我们就来分析一下。

    二 分析
    本次实验已下降沿为例,上升沿则是同理。

    首先要明确的是,一般来说,只有当flag信号为高,即为1时,才表示检测到了下降沿,那么就意味着我们assign 后的语句逻辑与的结果要为1,也就是说uart_txd_d0为0,uart_txd_d1为1。
    不过就算倒推到了这里,估计也不太清楚,那我们自己来写一个检测,方便观察。

    代码:
    源码部分:

      module test(
    input sys_clk,
    input sys_rst_n,
    input uart_txd,
    output flag
        );
    
    reg uart_txd_d0;
    reg uart_txd_d1;
    
    assign  flag = (~uart_txd_d0) && (uart_txd_d1);
        
    always@(posedge sys_clk or posedge sys_rst_n)begin
        if(!sys_rst_n)begin
            uart_txd_d0 <= 1'b1;
            uart_txd_d1 <= 1'b1;
        end
        else begin
            uart_txd_d0 <= uart_txd;
            uart_txd_d1 <= uart_txd_d0;
        end
    end  
      
    endmodule
    

    tb文件:

    module tb_test();
    reg sys_clk;
    reg sys_rst_n;
    reg uart_txd;
    wire flag;
        
    always #10 sys_clk = ~sys_clk;
      
    initial begin
    sys_clk = 1'b0;
    sys_rst_n = 1'b0;
    uart_txd  = 1'b1;
    
    #200 sys_rst_n = 1'b1;
    
    #200 uart_txd  = 1'b0;
    end
      
    test u_test(
    .sys_clk (sys_clk),
    .sys_rst_n (sys_rst_n),
    .uart_txd  (uart_txd),
    .flag      (flag)
    );
    endmodule
    

    我们制造了信号uart_txd,并且造出了在uart_txd基础上延迟了一拍和两拍的信号uart_txd_d0和uart_txd_d1。将他们的初值设置为1,因为只有具有从1到0 的过程,我们才能检测到下降沿。

    那我们仿真一下,波形如图:

    1
    从这个图里我们得出了一个非常重要的结论即虽然我们最开始设置的信号是uart_txd,但是我们最终检测的却是uart_txd_d0信号的下降沿(如图所示,flag信号拉高的瞬间对应的是uart_txd_d0的下降沿而非uart_txd的下降沿),所以大家要明白,我们的代码:

    assign  flag = (~uart_txd_d0) && (uart_txd_d1);
    

    检测的是uart_txd_d0的下降沿。

    那么再看这幅图,就不难理解为什么代码要这样写了,我们看着flag拉高的时刻对应的uart_txd_d0和uart_txd_d1,由图得出uart_txd_d0在那一时刻是为0的,而uart_txd_d1则为1,因此,若要拉高flag信号,则flag = (~uart_txd_d0) && (uart_txd_d1);

    这就是下降沿判断代码的由来,可以以此原理得出上升沿检测的代码。

    以上就是全部内容,如有不对,欢迎指正。

    展开全文
  • 下降沿检测器。 如果输入变为假,则输出在一个周期内为真(时间增量)。 与 PLC 中下降沿触发的行为相同。
  • 下降沿检测: 1.输入信号打两拍 2.第一拍的信号取反和第二拍进行与运算 reg uart_rxd_d0; reg uart_rxd_d1; //wire define wire start_flag; assign start_flag = uart_rxd_d1 & (~uart_rxd_d0);

    如图所示,当检测下降沿时,初始化两个寄存器为高电平;当检测上升沿时,初始化两个寄存器位低电平。当输入信号变化时候,只能在下一个时钟周期检测得到。
    在这里插入图片描述
    下降沿检测:
    1.输入信号打两拍 2.第一拍的信号取反和第二拍进行与运算

    reg        uart_rxd_d0;
    reg        uart_rxd_d1;
    //wire define
    wire       start_flag;
    assign  start_flag = uart_rxd_d1 & (~uart_rxd_d0);    
    
    //对发送信号延迟两个时钟周期
    always @(posedge sys_clk or negedge sys_rst_n) begin 
        if (!sys_rst_n) begin 
            uart_rxd_d0 <= 1'b1;
            uart_rxd_d1 <= 1'b1;          
        end
        else begin
            uart_rxd_d0  <= uart_rxd;  //uart_rxd为输入数据,检测它的下降沿                 
            uart_rxd_d1  <= uart_rxd_d0;
        end   
    end
    

    上升沿检测:
    1.输入信号打两拍 2.将第二拍的信号取反与第一拍进行与运算

    reg        uart_en_d0; 
    reg        uart_en_d1;  
    
    //wire define
    wire       en_flag;
    assign en_flag = (~uart_en_d1) & uart_en_d0;
    
    //对发送信号延迟两个时钟周期
    always @(posedge sys_clk or negedge sys_rst_n) begin         
        if (!sys_rst_n) begin
            uart_en_d0 <= 1'b0;                                  
            uart_en_d1 <= 1'b0;
        end                                                      
        else begin                                               
            uart_en_d0 <= uart_en;   //输入信号,需要检测其上升沿                            
            uart_en_d1 <= uart_en_d0;                            
        end
    end
    
    展开全文
  • //检测上升沿电路 //将原信号flag延迟一拍 always @(posedge clk or negedge rst_n)begin if(rst_n==1'b0)begin flag_ff0<=0; end else begin flag_ff0<=flag; end end always @(posedge c...
    
    module edge_d(
        clk    ,
        rst_n  ,
        signal,
        //其他信号,举例dout
        pos_e,
        neg_e
        );
        //输入信号定义
        input               clk    ;
        input               rst_n  ;
        input               signal;
        //输出信号定义
        output   pos_e   ;
        output   neg_e   ;
    
     
    
        //中间信号定义
        reg                 buffer1;
        reg                 buffer2;
    
    
        //时序逻辑写法
        always@(posedge clk or negedge rst_n)begin
            if(rst_n==1'b0)begin
                buffer1<=0;
                buffer2<=0;
            end
            else begin
                buffer1<=signal;
                buffer2<=buffer1;
            end
        end
        assign pos_e=~buffer1&&buffer2;
        assign neg_e=buffer1&&~buffer2;
    endmodule
    

    tb

    `timescale 1 ns/1 ns
    
    module testbench_name;
    
    //时钟和复位
    reg clk  ;
    reg rst_n;
    
    //uut的输入信号
     
    reg       signal  ;
     
    
        //uut的输出信号
        wire      neg_e ;
        wire  pos_e  ;
         
    
            //时钟周期,单位为ns,可在此修改时钟周期。
            parameter CYCLE    = 20;
    
            //复位时间,此时表示复位3个时钟周期的时间。
            parameter RST_TIME = 3 ;
    
            //待测试的模块例化
     
         edge_d U1(
            .clk         ( clk      )   ,
            .rst_n       ( rst_n    )   ,
            .signal      ( signal   )  ,
            .pos_e       ( pos_e    ) ,
            .neg_e       ( neg_e    )
           );             
    
                //生成本地时钟50M
                initial begin
                    clk = 0;
                    forever
                    #(CYCLE/2)
                    clk=~clk;
                end
    
                //产生复位信号
                initial begin
                    rst_n = 1;
                    #2;
                    rst_n = 0;
                    #(CYCLE*RST_TIME);
                    rst_n = 1;
                end
    
                //输入信号din0赋值方式
                initial begin
                    #1;
                    //赋初值
                    signal = 0;
                    #(10*CYCLE);
                    signal = 1;
                    #(3*CYCLE);
                    signal = 0;
                    #(2*CYCLE);
                    signal = 1;
                    #(5*CYCLE);
                    signal = 0;
                    #(4.5*CYCLE);  
                    signal = 1;    
                    #(5*CYCLE);    
                    signal = 0;    
                    #(4*CYCLE);                                  
                end
                    //开始赋值
    
     
    endmodule
    
    

    在这里插入图片描述
    在这里插入图片描述

    ref
    https://blog.csdn.net/weixin_43343190/article/details/82961170?depth_1-utm_source=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-2&utm_source=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-2

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    千次阅读 2018-07-30 22:04:01
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    //输入脉冲上升沿下降沿检测
    reg wr_reg,wr_up,wr_down;
    always@(posedge clk or negedge rst_n)
        	if(rst_n==1'b0) begin
    		wr_reg		<=		1'b0;
    		wr_up		<=		1'b0;
    		wr_down		<=		1'b0;
    	end
    	else begin
    		wr_reg		<=		valid_wr;
    		wr_up		<=		valid_wr&(~wr_reg);
    		wr_down		<=		~valid_wr&wr_reg;
    	end

     

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空空如也

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下降沿检测