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  • ①要求使用下降沿触发的JK触发器设计电路, ②如果需要使用逻辑门, 只能使用与非门. ③每输入4个周期的CLK脉冲, 便输出一个正脉冲——换种说法说就是要求设计一个同步4进制加法计数器, 并设计进位输出. ④要求...

        从题目要求中, 可以提取出以下关键信息:

        ①要求使用下降沿触发的JK触发器设计电路,

        ②如果需要使用逻辑门, 只能使用与非门.

        ③每输入4个周期的CLK脉冲, 便输出一个正脉冲——换种说法说就是要求设计一个同步4进制加法计数器, 并设计进位输出.

        ④要求输出脉冲宽度为CLK脉冲宽度, 则当进位输出和CLK信号都为高电平时, 输出才为1; 其它情况输出为0.

        第一步, 设计同步4进制加法计数器.

    列状态表:

    状态表
    Q1 Q0 Q1* Q0* Z
    0 0 0 1 0
    0 1 1 0 0
    1 0 1 1 0
    1 1 0 0 1

    列状态激励表:

    状态激励表
    Q1 Q0 Q1* Q0* J1 K1 J0 K0 Z
    0 0 0 1 0 × 1 × 0
    0 1 1 0 1 × × 1 0
    1 0 1 1 × 0 1 × 0
    1 1 0 0 × 1 × 1 1

    求出状态激励方程:

    J0=K0=1.
    J1=Q0.
    K1=Q0.

     求出状态方程:

    Q0*=J0Q0'+K0'Q0=Q0'.
    Q1*=J1Q1'+K1'Q1=Q1'Q0+Q1Q0'=Q1异或Q0.

     求出第一问的输出方程, 并按照与非式的规则进行变形:

        Z=Q1\cdot Q0=\overline{\overline{Q1}} \cdot\ \overline{\overline{Q0}}=\overline{\overline{Q1 \cdot 1}} \cdot \overline{\overline{Q0 \cdot 1}}=\overline{\overline{Q1 \cdot 1} \cdot 1} \cdot \overline{\overline{Q0 \cdot 1} \cdot 1}=\overline{\overline{\overline{\overline{Q1 \cdot 1} \cdot 1} \cdot \overline{\overline{Q0 \cdot 1} \cdot 1}}}=\overline{\overline{\overline{\overline{Q1 \cdot 1} \cdot 1} \cdot \overline{\overline{Q0 \cdot 1} \cdot 1}}\cdot 1}.

     求出第二问的输出方程, 并按照与非式的规则进行变形:

    Y=CLK\cdot Z=\overline{\overline{CLK}} \cdot\ \overline{\overline{Z}}=\overline{\overline{CLK \cdot 1}} \cdot \overline{\overline{Z \cdot 1}}=\overline{\overline{CLK \cdot 1} \cdot 1} \cdot \overline{\overline{Z \cdot 1} \cdot 1}=\overline{\overline{\overline{\overline{CLK \cdot 1} \cdot 1} \cdot \overline{\overline{Z \cdot 1} \cdot 1}}}=\overline{\overline{\overline{\overline{CLK \cdot 1} \cdot 1} \cdot \overline{\overline{Z \cdot 1} \cdot 1}}\cdot 1}.

     根据上面的设计, 绘制出电路原理图.

    第一问原理图:

    第二问原理图:

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  • 注意"脉冲宽度等于CLK脉冲的周期"和"脉冲宽度等于CLK脉冲的宽度"这两种表达的区别. 若想使脉冲宽度等于CLK脉冲的宽度, 只需将原本的输出Z再与CLK信号相与即可. (右下角输出为本题的输出(X2), 左上角输出为上一篇...

            注意"脉冲宽度等于CLK脉冲的周期"和"脉冲宽度等于CLK脉冲的宽度"这两种表达的区别.

            若想使脉冲宽度等于CLK脉冲的宽度, 只需将原本的输出Z再与CLK信号相与即可.

            (右下角输出为本题的输出(X2), 左上角输出为上一篇博文题目的输出(X1))

           

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  • 从电平触发的特点看,触发器保存的是CLK回到0以前瞬间的状态,故从电平改进而来的脉冲触发理论上讲就应该是在下降沿发生变化而不是上升沿,这是理论部分。 实验部分,发生变化的只可能是上升沿,下降沿,通过实验...

    从电平触发的特点看,触发器保存的是CLK回到0以前瞬间的状态,故从电平改进而来的脉冲触发理论上讲就应该是在下降沿发生变化而不是上升沿,这是理论部分。
    实验部分,发生变化的只可能是上升沿,下降沿,通过实验估计验证符合理论,只有下降沿电路输出发生变化。

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  • verilog中边沿检测器,双边沿检测器和双边沿触发寄存器的理解和写法单边沿检测电路图双边沿检测电路下降沿检测保持器件电路图双边沿触发寄存器(DDR) 单边沿检测 电路图 根据电路图很好理解, 为了让原来的信号...

    verilog中边沿检测器,双边沿检测器和双边沿触发寄存器的理解和写法

    单边沿检测

    电路图

    在这里插入图片描述
    根据电路图很好理解, 为了让原来的信号保持一下也可以说是延迟一个时钟,就能做出上升沿的判断,后面加入一个寄存器的目的就是为了让检测延迟一个时钟显示,也保证检测只持续一个时钟。

    module top_module (
        input clk,
        input [7:0] in,
        output [7:0] pedge
    );
        reg [7:0]	in_reg;
        always@(posedge clk)begin
            in_reg <= in;
        end
      
        always@(posedge clk)begin
            pedge <= in & ~in_reg;
        end
        
        /*
        //second way
        integer i;
        always@(posedge clk)begin
            for(i = 0; i <= 7; i = i + 1)begin
                if(in[i] & ~in_reg[i])begin
                    pedge[i] = 1'b1;
                end
                else begin
                    pedge[i] = 1'b0;
                end
            end
        end
        */
     
    endmodule
    

    双边沿检测

    电路图

    在这里插入图片描述
    寄存器的作用同单边沿检测器,改变逻辑判断就能达到当输入改变的时候能判断现在的输入和原来的输入的变化关系,假设输入是多位变量就能很好的判断出哪些位产生了变化。

    module top_module (
        input clk,
        input [7:0] in,
        output [7:0] anyedge
    );
        
        reg [7:0]	in_reg;
        always@(posedge clk)begin
            in_reg <= in;
        end
        
        always@(posedge clk)begin
            anyedge = in ^ in_reg;
        end
     
    endmodule
    

    下降沿检测保持器件

    电路图

    在这里插入图片描述
    由图可以看出反相器和与门的作用是下降沿判断,后面的或门是为了输出保持,这样检测输出就不止持续一个时钟。

    
    module top_module (
        input clk,
        input reset,
        input [31:0] in,
        output [31:0] out
    );
        reg [31:0]	in_reg;
        
        always@(posedge clk)begin
            in_reg <= in;
        end
        
        always@(posedge clk)begin
            if(reset)begin
                out <= 32'd0;
            end
            else begin
                out <= ~in & in_reg | out;
            end
        end
    endmodule
    

    双边沿触发寄存器(DDR)

    双边沿触发寄存器,就是在时钟上升沿和下降沿都能传递信号的寄存器。在写verilog的时候一定不能使用 always @(posedge clk or negedge clk) 这种写法。

    
    module top_module (
        input clk,
        input d,
        output q
    );
        reg q_d1;
        reg q_d2;
        
        always@(posedge clk)begin
            q_d1 <= d ^ q_d2;
        end
        always@(negedge clk)begin
            q_d2 <= d ^ q_d1;
        end
        
        assign q = q_d1 ^ q_d2;
        
    endmodule
        
        /*
        //second way
        always@(posedge clk)begin
            q_d1 <= d;
        end
        
        always@(negedge clk)begin
            q_d2 <= d;
        end
        
        assign q = clk ? q_d1 : q_d2;
        */
     
    //endmodule
    

    方法一使用了密码学中的想法这样可以消除clk在最终信号中的判断从而来消除毛刺现象。
    密码学中的想法是一个数连续异或另一数2次还是本身。
    即a ^ b ^ b = a;
    方法一中
    q = q_d1 ^ q_d2;

    而上升沿和下降沿时
    q_d1 <= d ^ q_d2;
    q_d2 <= d ^ q_d1;

    这样就只需要用寄存器储存的值来进行输出判断,而不需要像方法中的那样最后需要用clk来判断输出,因为clk又跟q_d1和q_d2相关,所以容易产生毛刺现象。 弄懂毛刺现象可参考另外一篇文章。

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空空如也

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下降沿触发电路