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  • 上升沿触发与下降沿触发

    千次阅读 2020-08-04 18:20:34
    假设PA0为 低 电平开关按下后电平被拉 高,配置为上升沿 则按键按下为1,若 配置为下降沿 则 按键弹开为1 上升沿检测由低电平到高电平, 下降沿检测由高电平到低电平。 * 从低电到高电, 谓之上升 * 从高电到低电,...

    假设PA0为  低  电平开关按下后电平被拉  高,配置为上升沿  则按键按下为1, 若 配置为下降沿 则 按键弹开为1

    上升沿检测由低电平到高电平,

    下降沿检测由高电平到低电平。


    * 从低电到高电, 谓之上升
    * 从高电到低电, 谓之下降
    触发, 则是指, 硬体或软体, 有持续在侦测电压变化. 当想要侦测的电压变化有出现时, 可以产生一个触发讯号. 此触发讯号, 可用来做为控制之用.            

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  • 外部中断可以分为电平触发和边缘触发两种,那么这两种中断有什么区别,我们今天讲解下 1什么是中断 CPU在处理某一事件A时,发生了另一事件B请求CPU迅速去处理(中断发生); CPU暂时中断当前的工作,转去处理...

    外部中断可以分为电平触发和边缘触发两种,那么这两种中断有什么区别,我们今天讲解下

    1什么是中断

    CPU在处理某一事件A时,发生了另一事件B请求CPU迅速去处理(中断发生);
    CPU暂时中断当前的工作,转去处理事件B(中断响应和中断服务);
    待CPU将事件B处理完毕后,再回到原来事件A被中断的地方继续处理事件A(中断返回),这一过程称为中断。

    通俗点说:你正在家里做家务,突然有人来找你,打断了你的进程,在你们交谈完之后,你就又回去继续进行你的家务活,这其中被打断的过程,就叫做中断,而在中断结束之后,你则会继续进行本来应该做的事情

     

    高低电平触发:

     

    低电平触发:

    低电平触发中断顾名思义,就是检测到引脚为低电平就触发,从而进入中断函数中处理这个中断,并且在高或低电平保持的时间内持续触发,假设是低电平触发,只要引脚为低电平时间内中断一直有效,那么就会一直进入中断,直到电平变化为高电平

    高电平触发:

    则是 检测为高电平就触发,其余与低电平触发相同

    注意事项:

    1.电平触发中断,如果在电平没有恢复之前就退出中断程序,那么会在退出后又再次进入中断。只要不退出是不会重复触发的。

    也就是重复触发只有在退出中断后才会再次触发,不用担心这次还没进行完,中断已经重新触发的情况

    2.低电平触发是即时的,当外部中断信号撤消时,中断申请信号随之消失。如果在外部中断信号申请期间,CPU来不及响应此中断,那么有可能这次中断申请就漏掉了。也就是说假设低/高电平的时间很短。CPU没来得及相应,那么这次的电平中断申请就可能不会检测到

    3.如果想要电平触发中断也只进行一次,通常的做法是在中断退出前关闭中断,等后面需要的时候再打开

    边沿触发:

    这里要先了解下:

    从低电平到高电平,  叫做上升
    从高电平到低电平, 叫做下降

    ·上升沿触发

    数字电平从低电平(数字“0”)变为高电平(数字“1”)的那一瞬间叫作上升沿。 上升沿触发是当信号有上升沿时的开关动作,当电位由低变高而触发输出变化的就叫上升沿触发。也就是当测到的信号电位是从低到高也就是上升时就触发,叫做上升沿触发。

    ·下降沿触发

    数字电路中,数字电平从高电平(数字“1”)变为低电平(数字“0”)的那一瞬间叫作下降沿。 [1]  下降沿触发是当信号有下降沿时的开关动作,当电位由高变低而触发输出变化的就叫下降沿触发。也就是当测到的信号电位是从高到低也就是下降时就触发,叫做下降沿触发。

    那么我们可以很好的理解两种触发:

    上升沿触发 就是当电压从低变高时触发中断
    下降沿触发 就是当电压从高变低时触发中断

     

    当然,上升沿与下降沿检测的是电平变化的一瞬间,就会产生中断,这个时间是us级别的,但是如果中断引脚检测到一直保持低/高电平,则无法产生下次中断,也就是中断只会触发一次,只有在下次电平发生变化时才会重新触发中断

    注意事项:

    1 边沿触发就是单片机在上一次机器周期内,检测到中断引脚口为高电平,这一次机器周期内检测到为低电平,则会申请产生中断,所以为us级别

    2 下降沿触发是锁存中断信号的,由D触发器记忆,意即:即使当时CPU来不及响应中断,外部中断信号撤消后,由于D触发器的记忆作用,消失的中断信号仍然有效,直到中断被响应并进入中断ISR,记忆的中断信号才会由硬件清除。 这也是为什么边沿触发只能触发一次的原因

    3.对于单片机的中断引脚,如果你另一端接的是VCC 则需要设置成上升沿或者高电平触发 如果你接的是GND 就可以设置成下降沿或者低电平触发

    区别:

    我们可以理解,电平触发在你一直按着按键的时候会一直进入中断,边沿触发则是只会触发一次,再次按下才会重新触发,这就给我们不同的应用功能提供了选择,使得我们可以在不同个工作下选择适合的模式,边沿触发适用于对对时间要求高的,比如中断中有计数之类的(GATE门控位置1时),而电平触发则适合报警装置,

     

    51单片机的具体讲解与实现:

    在51中,为了方便区分两种方式,用IT0/IT1,将低电平触发和下降沿触发这两种方式转化成对应的信号:IT0/IT1的高电平和低电平

    ,IT0/IT1高电平则为下降沿触发,IT0/IT1低电平则为低电平触发

      IT0=1;//跳变沿出发方式(下降沿)

      IT0=0;//电平触发

    而在有中断触发之后,是否允许进行该中断,则对应的转换为 EX0 EX1的高低电平来实现  

    EX0 EX1为高电平则允许中断,EX0 EX1为低电平则不允许中断

      EX1=1;//打开INT1的中断允许

      EX1=0;//关闭INT1的中断允许

    而我们的外部中断,定时器中断,串口中断,等等,都只是中断的一个分支,在打开分支之后,相对应的要打开“总闸” EA

    EA的作用相当于一个”总闸“,而EX0 EX1只是支线上的一个开关 ,再打开分支开关之后,需要打开总开关,才能够进行中断

    简单来说 ,EA等于告诉单片机是否可以进行中断这个操作,而EX0 EX1等于是否允许外部触发中断进行, 

    EA=1;//打开总中断  

    EA=0;//关闭总中断  

    在允许中断操作进行之后,如果有好几个中断应该怎么怎么办呢,如果谁也不服谁,都抢着说我先,那么MCU估计没两天就罢工告竭了,这时候便需要设置中断优先级,告诉每个中断谁应该先,谁应该后,大家礼尚往来,系统才能正常工作  当然在51中有着一个默认的优先级,依次是:外中断0,定时器0,外中断1,定时器1,串口   有多个中断时,会先进行前面的中断

    void函数名()    interrupt 2 using 工作组        //外部中断1的中断函数 

    {

      //吧啦吧啦代码

    }

    interrupt后面跟的数字代表使用哪一个中断通道,
    0 外部中断0 
    1 定时器0 
    2 外部中断1 
    3 定时器1 
    4 串行中断

    工作组一般不用设置,在程序编译时会自动分配

    这样子外部触发中断的配置就配置好了,其他的中断配置和它都是类似的,同学们学会这个51的中断基本就可以举一反三,有一个更好的认识

    低电平触发:

    在51中:低电平触发是当管脚INTO/INT1(P3.2/P3,3)为低电平时,被单片机检测到后,就认为有中断请求,EX0/EX1置高电平,向CPU发出中断请求;则进入中断

    下降沿触发:

    边沿触发就是当管脚INTO/INT1有由高电平变低电平的过程时,就认为有中断请求,EX0/EX1置高电平,向CPU发出中断请求,进入中断。

     

     

                                                                 

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  • 并设置为下降沿触发,初始化为向量IRQ中断,中断服务程序将蜂鸣器控制输出信号取反。  按键蜂鸣器接口电路图阅读实验程序,回答问题(将注释补充完整):  <p>#include &#...
  • 主要用来检测信号的边沿的变化情况,以串口通信为例,串口通信数据帧的起始位到来的时候,下降沿到来的才开始传送数据,那么我们需要对这个所谓的下降沿到来做一个检测 首先为什么需要边沿检测电路?always中的敏感...

    主要用来检测信号的边沿的变化情况,以串口通信为例,串口通信数据帧的起始位到来的时候,下降沿到来的才开始传送数据,那么我们需要对这个所谓的下降沿到来做一个检测

    • 首先为什么需要边沿检测电路?always中的敏感事件列表可以用来检测信号变化,但是如果对于一个想要在always语句块中的信号边沿变化的时候,我们就需要边沿检测电路;例如下面代码中的我们需要在always语句块中检查dst_edge变化
    always@(posedge clk)
    begin
       case(state)
       	S1:
       		if(dst_edge) AAA;
       		else	BBB;
    end
    
    • 边沿检测电路的核心思想,我们对要检测的信号做一个二级寄存器的延迟,然后观察这两个寄存器输出,具体如下:temp是被检测的信号,它出现了一个下降沿我们要检测这个下降沿,然后D0和D1是两个寄存器,我们可以做以下操作,也就是求<~D0 && D1>,当这个值发生一个脉冲的时候,就表示我们有边沿到来
    dst = D1 && ~D0
    

    figure1

    • 以下是边沿检测电路的代码实现过程
    module temp_test(
        input clk,
        input rst,
        input dst,
        
        output d0,
        output d1,
        output f
        );
    
    reg d0,d1;
    
    assign f = d1 && ~d0;
    
    always@(posedge clk or negedge rst)
    begin
        if(!rst)
            begin
                d0 <= 1'b0;
                d1 <= 1'b0;
            end
        else
            begin
                d0 <= dst;
                d1 <= d0;
            end
    end
    
    endmodule
    

    testbench如下

    module vtf_temp_test;
        reg clk;
        reg rst;
        reg dst;
        
        wire d0,d1,f;
        
        always #25 clk = ~clk;
        
        temp_test tst(
            .clk(clk),
            .rst(rst),
            .dst(dst),
            
            .d0(d0),
            .d1(d1),
            .f(f)
        );
        
        initial begin
            clk = 0;
            rst = 0;
            dst = 1;
            
            #100;    rst = 1;
            #100;    dst = 0;
        end
        
    endmodule
    
    • RTL
      在这里插入图片描述

    • 仿真波形如下

    边沿检测电路的仿真波形

    展开全文
  • 提示:文章写完后,目录可以自动生成,...边沿检测用于检测信号的上升沿或下降沿,通常用于使能信号的捕捉等场景。 二、使用一级触发器的边沿检测电路 1.代码实现 代码如下: module detect( input clk, input..

    1、什么是边沿检测

    边沿检测用于检测信号的上升沿或下降沿,通常用于使能信号的捕捉等场景。

    2、采用1级触发器的边沿检测电路设计(以下降沿为例)

    2.1、设计方法

    设计波形图如下所示:




    各信号说明如下: 

    • sys_clk:基准时钟信号(这里设定为50MHz,周期20ns)
    • sys_rst_n:低电平有效的复位信号
    • in:输入信号,需要对其进行下降沿检测
    • ~in:输入信号的反相信号
    • in_d1:对输入信号寄存一拍
    • in_neg:得到的下降沿指示信号,该信号为 ind1 && ~in

    对上图进行分析:

    • 信号in是我们需要对其进行下降沿检测的信号
    • 信号~in是将信号in反向
    • 信号in_d1是使用寄存器寄存in信号,即对其进行打拍,或者说是同步到系统时钟域下
    • 输入信号开始为高电平,在L2处变为低电平,产生第1个下降沿,在L5出产生第2个下降沿
    • A处为产生的第1个下降沿指示信号,B处为产生的第2个下降沿指示信号

    由此我们可以推导出边沿检测信号产生的一般方法:

    • 将需要检测的信号寄存一拍,同步到系统时钟域下,得到信号 in_d1
    • 将需要检测的信号反向,得到信号 ~in
    • 将信号 in_d1 反向,得到信号 ~in_d1
    • 通过组合逻辑电路可以得到下降沿信号 in_neg:assign  in_neg = ~in && in_d1
    • 同样通过组合逻辑电路可以得到上升沿信号 in_pos:assign  in_pos = in && ~in_d1
    • 双边沿检测就是将上两条加(或运算)起来就可以了,化简后有:双边沿信号 in_both = in ^ ind1

    2.2、Verilog实现

    根据上文分析不难编写Verilog代码如下:

    //使用1级寄存器的下降沿检测电路
    module detect_1
    (
    	input		sys_clk,		//时钟(设定为 50MHz)
    	input		sys_rst_n,		//复位信号(n 表示低电平有效)
    	input		in,				//需要进行下降沿检测的输入信号
    	
    	output		in_neg			//输出的下降沿指示信号
    
    );		
    //reg  定义		
    reg		in_d1;					//寄存一拍的信号
    
    assign in_neg = ~in && in_d1;	//组合逻辑得到下降沿
    //上升沿: assign in_pos = in && ~in_d1;
    //双边沿: assign in_pos = in ^ in_d1;
    
    //寄存模块,将输入信号打一拍
    always@(posedge sys_clk or negedge sys_rst_n)begin
    	if(!sys_rst_n)
    		in_d1 <= 1'b0;			//复位清零	
    	else 
    		in_d1 <= in;			//寄存一拍	
    end
    
    endmodule

    2.3、RTL电路

    上图为生成的RTL电路:该电路由一级D触发器+与逻辑门构成。

    2.4、Testbench

    Testbench文件需要例化刚刚设计好的模块,并设置好激励。

    `timescale 1ns/1ns		//时间刻度:单位1ns,精度1ns
    
    module tb_detect_1();	//仿真模块
    
    //输入reg 定义
    reg	sys_clk;			
    reg sys_rst_n;
    reg in;
    
    //输出wire定义
    wire in_neg;
    
    //设置初始化条件和输入激励
    initial begin
    	sys_clk = 1'b0;		//初始时钟为0
    	sys_rst_n <= 1'b0;	//初始复位
    	in <= 1'b0;			//初始化输入信号
    /*****以下部分为设置的激励,以产生2个下降沿*******/
    	#10					//10个时间单位后
    	sys_rst_n <= 1'b1;  //拉高复位(此时复位无效)
    	in <= 1'b1;			//拉高输入
    	#20					//20个时间单位后
    	in <= 1'b0;  		//拉低输入,制造第1个下降沿
    	#80					//80个时间单位后
    	in <= 1'b1;  		//拉高输入
    	#60					//60个时间单位后
    	in <= 1'b0;  		//拉低输入,制造第2个下降沿	
    end
    
    //always代表重复进行,#10代表每10个时间单位
    //每10个时间单位反转时钟,即时钟周期为20个时间单位(20ns)
    always #10 sys_clk = ~sys_clk;	
    
    //例化被测试模块
    detect_1 detect_1_inst
    (
    	.sys_clk 	(sys_clk ), 		
    	.sys_rst_n 	(sys_rst_n ), 				
    	.in			(in),
    	
    	.in_neg 	(in_neg) 		
    );
    	
    endmodule
    
    

    2.5、仿真结果

    使用ModelSim执行仿真,仿真出来的波形如所示:

    从波形图可以看到:

    • 10ns后停止复位
    • 在第1条参考线处输入信号 in 产生了第1个下降沿信号
    • 在第3条参考线处输入信号 in 产生了第2个下降沿信号
    • 在第1条参考线和第2条参考线之间的产生了一个周期的下降沿指示信号 in_neg
    • 在第3条参考线和第4条参考线之间的产生了一个周期的下降沿指示信号 in_neg




    3、采用2级触发器的边沿检测电路(以下降沿为例)




    3.1、设计方法

    设计波形图如下所示:

    各信号说明如下: 

    • sys_clk:基准时钟信号(这里设定为50MHz,周期20ns)
    • sys_rst_n:低电平有效的复位信号
    • in:输入信号,需要对其进行下降沿检测
    • in_d1:对输入信号寄存1拍
    • in_d2:对输入信号寄存2拍
    • ~in_d1:in_d1信号的反相信号
    • in_neg:得到的下降沿指示信号,该信号为 ~ind1 && ind2

    对上图进行分析:

    • 信号in是我们需要对其进行下降沿检测的信号
    • 信号in_d1是使用寄存器寄存in信号,即对其打1拍
    • 信号in_d2是使用寄存器寄存in_d1信号,即对其打1拍
    • 信号~in_d1是将信号in_d1反向
    • 输入信号开始为高电平,在L2处变为低电平,产生第1个下降沿,在L5出产生第2个下降沿
    • A处为产生的第1个下降沿指示信号,B处为产生的第2个下降沿指示信号
    • 输出的下降沿指示信号落后下降沿一个时钟周期,这是因为对输入信号进行了寄存以消除亚稳态

    由此我们可以推导出边沿检测信号产生的一般方法:

    • 将需要检测的信号分别寄存1拍、2拍,同步到系统时钟域下,得到信号 in_d1、in_d2
    • 将in_d1信号反向,得到信号 ~in_d1
    • 将in_d2信号反向,得到信号 ~in_d2
    • 通过组合逻辑电路可以得到下降沿信号 in_neg:assign  in_neg = ~in_d1 && in_d2
    • 同样通过组合逻辑电路可以得到上升沿信号 in_pos:assign  in_pos = in_d1 && ~in_d2
    • 双边沿检测就是将上两条加(或运算)起来就可以了,化简后有:双边沿信号 in_both = in_d1 ^ in_d2

    3.2、Verilog实现

    根据上文分析不难编写Verilog代码如下:

    //使用1级寄存器的下降沿检测电路
    module detect_2
    (
    	input		sys_clk,		//时钟(设定为 50MHz)
    	input		sys_rst_n,		//复位信号(n 表示低电平有效)
    	input		in,				//需要进行下降沿检测的输入信号
    	
    	output		in_neg			//输出的下降沿指示信号
    
    );		
    //reg  定义		
    reg		in_d1;					//寄存1拍的信号
    reg		in_d2;					//寄存2拍的信号	
    
    assign in_neg = ~in_d1 && in_d2;//组合逻辑得到下降沿
    //上升沿: assign in_pos = in && ~in_d1;
    //双边沿: assign in_pos = in ^ in_d1;
    
    //寄存模块,将输入信号打1拍、打2拍
    always@(posedge sys_clk or negedge sys_rst_n)begin
    	if(!sys_rst_n)begin
    		in_d1 <= 1'b0;			//复位清零
    		in_d2 <= 1'b0;
    	end
    	else begin
    		in_d1 <= in;			//寄存1拍
    		in_d2 <= in_d1;			//寄存2拍
    	end
    end
    
    endmodule

    3.3、RTL电路

    上图为生成的RTL电路:该电路由2级D触发器+与逻辑门构成。

    3.4、Testbench

    Testbench文件同2.4章。

    3.5、仿真结果

    使用ModelSim执行仿真,仿真出来的波形如所示:

    从波形图可以看到:

    • 10ns后停止复位
    • 在第1条参考线处输入信号 in 产生了第1个下降沿信号
    • 在第4条参考线处输入信号 in 产生了第2个下降沿信号
    • 在第2条参考线和第3条参考线之间的产生了一个周期的下降沿指示信号 in_neg
    • 在第5条参考线和第6条参考线之间的产生了一个周期的下降沿指示信号 in_neg
    • 两级寄存器构成的边沿检测电路可以有效的防止亚稳态的产生,产生的使能信号会落后一个时钟周期。

    4、参考


    【从零开始走进FPGA】你想干嘛——边沿检测技术

    FPGA的边沿检测

    FPGA基础入门篇(四) 边沿检测电路

     ​

    展开全文
  • Verilog双沿采样电路说明~
  • 单片机课程设计——脉冲触发定时器电路.zip
  • end end assign pos_pulse = ~signal_reg1 & signal_reg0 //上升沿脉冲 宽度:一个时钟周期 endmodule 时序分析如下: D 为输入原始信号:i_signal 2、下降沿检测 代码如下: module signal_neg( input i_clk, //...
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  • PLC上升沿与下降沿的特点

    千次阅读 2020-09-17 15:34:29
    数字电平从0变为1 的那一瞬间叫作上升沿 ,从1到0的那一瞬间叫作下降沿! PLC上升沿如下图示(三菱) 就是指某个点的电位由低电位变成高电位的瞬间,采集的一个点动动作。例如你有一个带自锁的DC36V的接触器,当...
  • 使用两个状态机,一个只在时钟上升沿工作,另一个只在时钟下降沿工作,两个信号相与后产生输出信号。这个电路没有除时钟和复位以外的其他输入信号。 设计代码 `timescale 1ns / 1ps module Test1448(clk,reset,dout...
  • 双边沿触发器

    千次阅读 2019-05-30 18:22:03
    双边沿触发器在时钟的每个上升沿和下降沿都会触发。但是在FPGA中没有双边沿触发器,并且像always @(posedge clk or negedge clk)这样的描述方式并不合法。 建立如下一个类似双边沿触发器的的电路: Hint: 在...
  • verilog中边沿检测器,双边沿检测器和双边沿触发寄存器的理解和写法单边沿检测电路图双边沿检测电路下降沿检测保持器件电路图双边沿触发寄存器(DDR) 单边沿检测 电路图 根据电路图很好理解, 为了让原来的信号...
  • 使用高频的时钟对信号进行采样,因此要实现上升沿检测,时钟频率至少要在信号最高频率的2倍以上,否则就可能出现漏检测。具体请参见下面代码: module edge_detect(clk,rst,signal,pos_edge,neg_edge,both_edge); ...
  • verilog中判断上升沿和下降沿的程序

    千次阅读 2020-06-11 14:01:59
    取一个信号的上升沿或下降沿信号,可以通过将信号delay后,然后将原信号和delay信号,通过不同的与非操作,获取上升沿信号或下降沿信号: 阶段一: reg delay;// delay信号 always @ ( posedge clk or negedge ...
  • STC15单片机外部中断上升沿触发的解决办法
  • 在看芯片pdf文档的时候总是容易被迷糊,总结一下,通过看时序图了解到底是上升沿还是下降沿读写数据! 首先必须明白的几个术语: 1. Read和Write:Read和Write均是指MCU的读和写。 2. Output和Input:在芯片...
  • 下降沿触发与多重驱动 IIC多时钟域数据同步 IIC驱动模块(iic_driver)最终实现 五、仿真与测试 仿真测试 六、总结 一、前言   笔者是一名FPGA资深小白,跟着正点原子已经编写了不少Verilog代码,但是始终没有...
  • 满足Verilog语法的设计并不一定能够综合,因为Verilog本质上描述的是硬件,因此应该转变思维,只有立足于实际电路而不是语法,设计的功能才能够综合并落地;硬件描述语言:Verilog本质上是硬件描述,设计的本质仍是...
  • Verilog判断信号上升沿、下降沿

    千次阅读 2021-02-24 09:48:05
    Verilog判断信号上升沿、下降沿 判断信号上升沿、下降沿往往作为整体程序比较关键的一环; 在实践应用中不能仅仅依靠几个对被判断信号的跟随进行判断, 在实践电路中如果被判断信号是根据系统时钟上升沿变化的, ...

空空如也

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下降沿触发电路