-
设计一个同步时序逻辑... 要求用与非门及下降沿触发的JK触发器实现. 如果要求输出脉宽为CLK脉宽, 该如何修改?
2019-12-18 21:27:39①要求使用下降沿触发的JK触发器设计电路, ②如果需要使用逻辑门, 只能使用与非门. ③每输入4个周期的CLK脉冲, 便输出一个正脉冲——换种说法说就是要求设计一个同步4进制加法计数器, 并设计进位输出. ④要求...从题目要求中, 可以提取出以下关键信息:
①要求使用下降沿触发的JK触发器设计电路,
②如果需要使用逻辑门, 只能使用与非门.
③每输入4个周期的CLK脉冲, 便输出一个正脉冲——换种说法说就是要求设计一个同步4进制加法计数器, 并设计进位输出.
④要求输出脉冲宽度为CLK脉冲宽度, 则当进位输出和CLK信号都为高电平时, 输出才为1; 其它情况输出为0.
第一步, 设计同步4进制加法计数器.
列状态表:
状态表 Q1 Q0 Q1* Q0* Z 0 0 0 1 0 0 1 1 0 0 1 0 1 1 0 1 1 0 0 1 列状态激励表:
状态激励表 Q1 Q0 Q1* Q0* J1 K1 J0 K0 Z 0 0 0 1 0 × 1 × 0 0 1 1 0 1 × × 1 0 1 0 1 1 × 0 1 × 0 1 1 0 0 × 1 × 1 1 求出状态激励方程:
J0=K0=1. J1=Q0. K1=Q0. 求出状态方程:
Q0*=J0Q0'+K0'Q0=Q0'. Q1*=J1Q1'+K1'Q1=Q1'Q0+Q1Q0'=Q1异或Q0. 求出第一问的输出方程, 并按照与非式的规则进行变形:
求出第二问的输出方程, 并按照与非式的规则进行变形:
根据上面的设计, 绘制出电路原理图.
第一问原理图:
第二问原理图:
-
设计一个同步时序电路, 使得每输入4个周期的CLK脉冲, ... 要求用下降沿触发的JK触发器和尽可能少的门电路构成.
2019-12-29 20:10:39注意"脉冲宽度等于CLK脉冲的周期"和"脉冲宽度等于CLK脉冲的宽度"这两种表达的区别. 若想使脉冲宽度等于CLK脉冲的宽度, 只需将原本的输出Z再与CLK信号相与即可. (右下角输出为本题的输出(X2), 左上角输出为上一篇...注意"脉冲宽度等于CLK脉冲的周期"和"脉冲宽度等于CLK脉冲的宽度"这两种表达的区别.
若想使脉冲宽度等于CLK脉冲的宽度, 只需将原本的输出Z再与CLK信号相与即可.
(右下角输出为本题的输出(X2), 左上角输出为上一篇博文题目的输出(X1))
-
为什么主从SR触发器电路输出状态发生在下降沿?
2019-11-20 00:09:35从电平触发的特点看,触发器保存的是CLK回到0以前瞬间的状态,故从电平改进而来的脉冲触发理论上讲就应该是在下降沿发生变化而不是上升沿,这是理论部分。 实验部分,发生变化的只可能是上升沿,下降沿,通过实验...从电平触发的特点看,触发器保存的是CLK回到0以前瞬间的状态,故从电平改进而来的脉冲触发理论上讲就应该是在下降沿发生变化而不是上升沿,这是理论部分。
实验部分,发生变化的只可能是上升沿,下降沿,通过实验估计验证符合理论,只有下降沿电路输出发生变化。 -
verilog中边沿检测器,双边沿检测器和双边沿触发寄存器的理解和写法
2021-01-03 09:50:40verilog中边沿检测器,双边沿检测器和双边沿触发寄存器的理解和写法单边沿检测电路图双边沿检测电路图下降沿检测保持器件电路图双边沿触发寄存器(DDR) 单边沿检测 电路图 根据电路图很好理解, 为了让原来的信号...单边沿检测
电路图
根据电路图很好理解, 为了让原来的信号保持一下也可以说是延迟一个时钟,就能做出上升沿的判断,后面加入一个寄存器的目的就是为了让检测延迟一个时钟显示,也保证检测只持续一个时钟。module top_module ( input clk, input [7:0] in, output [7:0] pedge ); reg [7:0] in_reg; always@(posedge clk)begin in_reg <= in; end always@(posedge clk)begin pedge <= in & ~in_reg; end /* //second way integer i; always@(posedge clk)begin for(i = 0; i <= 7; i = i + 1)begin if(in[i] & ~in_reg[i])begin pedge[i] = 1'b1; end else begin pedge[i] = 1'b0; end end end */ endmodule
双边沿检测
电路图
寄存器的作用同单边沿检测器,改变逻辑判断就能达到当输入改变的时候能判断现在的输入和原来的输入的变化关系,假设输入是多位变量就能很好的判断出哪些位产生了变化。module top_module ( input clk, input [7:0] in, output [7:0] anyedge ); reg [7:0] in_reg; always@(posedge clk)begin in_reg <= in; end always@(posedge clk)begin anyedge = in ^ in_reg; end endmodule
下降沿检测保持器件
电路图
由图可以看出反相器和与门的作用是下降沿判断,后面的或门是为了输出保持,这样检测输出就不止持续一个时钟。module top_module ( input clk, input reset, input [31:0] in, output [31:0] out ); reg [31:0] in_reg; always@(posedge clk)begin in_reg <= in; end always@(posedge clk)begin if(reset)begin out <= 32'd0; end else begin out <= ~in & in_reg | out; end end endmodule
双边沿触发寄存器(DDR)
双边沿触发寄存器,就是在时钟上升沿和下降沿都能传递信号的寄存器。在写verilog的时候一定不能使用 always @(posedge clk or negedge clk) 这种写法。
module top_module ( input clk, input d, output q ); reg q_d1; reg q_d2; always@(posedge clk)begin q_d1 <= d ^ q_d2; end always@(negedge clk)begin q_d2 <= d ^ q_d1; end assign q = q_d1 ^ q_d2; endmodule /* //second way always@(posedge clk)begin q_d1 <= d; end always@(negedge clk)begin q_d2 <= d; end assign q = clk ? q_d1 : q_d2; */ //endmodule
方法一使用了密码学中的想法这样可以消除clk在最终信号中的判断从而来消除毛刺现象。
密码学中的想法是一个数连续异或另一数2次还是本身。
即a ^ b ^ b = a;
方法一中
q = q_d1 ^ q_d2;而上升沿和下降沿时
q_d1 <= d ^ q_d2;
q_d2 <= d ^ q_d1;这样就只需要用寄存器储存的值来进行输出判断,而不需要像方法中的那样最后需要用clk来判断输出,因为clk又跟q_d1和q_d2相关,所以容易产生毛刺现象。 弄懂毛刺现象可参考另外一篇文章。
-
上升沿_输入输出的上升沿和下降沿是怎么来的,一起看看
2021-01-12 18:18:56高电平、低电平、上升沿和下降沿的区别数字电路中,电平从低电平(逻辑信号为0)变为高电平(逻辑信号为1)的那一瞬间叫作上升沿,电平从高电平(逻辑信号为1)变为低电平(逻辑信号为0)的那一瞬间叫作下降沿。高电平触发,... -
输入一个float 怎么输出他的有效位数_输入输出的上升沿和下降沿是怎么来的,一起看看...
2020-11-26 02:22:23高电平、低电平、上升沿和下降沿的区别数字电路中,电平从低电平(逻辑信号为0)变为高电平(逻辑信号为1)的那一瞬间叫作上升沿,电平从高电平(逻辑信号为1)变为低电平(逻辑信号为0)的那一瞬间叫作下降沿。高电平触发,... -
基于触发模式的Buck电路输出电容ESR在线监测方法
2020-10-15 22:14:36该方法采用开关信号的上升与下降沿作为触发信号,利用输出电压采样,实现了串联电阻的计算,并通过试验系统验证了方法的有效性。提出的方法避免了对电感电流的测量,简化了触发电路结构,且不改变开关电源模块拓扑,... -
STM8S单片机——硬件消抖
2020-06-28 11:32:18下降沿触发电路: 上升沿触发电路: 什么是RC电路? STM8S手册中IO口的逻辑电平规定 在stm8s003f3.pdf手册的第66页“I/O port pin characteristics”章节中有提到 根据手册查到的逻辑“0”:0V~0.3*VDD... -
readyread信号不触发_D触发器/锁存器 ? MC红石电路模块大百科
2020-12-11 08:15:36这些电路元件都非常基础,使用时无需声明原...D触发器/锁存器简介:D触发器介绍可参考:https://baike.baidu.com/item/D%E8%A7%A6%E5%8F%91%E5%99%A8D触发器是在控制端的信号边沿(上升沿、下降沿或双边沿)更新触发... -
EDA时序电路的Verilog设计
2017-12-24 09:49:58用UDP也能描述时序电路,(01)表示信号是上升沿触发、(10)表示信号下降沿触发;Q表示原状态数据,Q+表示次态数据,‘-’表示保持原状态。 上升沿时钟控制端:posedge CLK 下降沿异步复位:negedg -
双边沿触发器
2019-05-30 18:22:03双边沿触发器在时钟的每个上升沿和下降沿都会触发。但是在FPGA中没有双边沿触发器,并且像always @(posedge clk or negedge clk)这样的描述方式并不合法。 建立如下一个类似双边沿触发器的的电路: Hint: 在... -
双沿时钟
2015-09-08 15:43:32双沿时钟是指在时钟的上升沿和下降沿都传输数据,这样使得数据传输在给定的时钟速率下能达到双倍的吞吐率,下图是一个由双沿时钟触发电路: 使用双沿时钟可能存在一些问题,时钟的非对称占空比可能导致违背建立和... -
同步时序逻辑电路功能分析之同步六进制减法计数器
2019-09-28 11:41:000, 所以可以推断出这里的JK触发器采用下降沿触发方式(在绘制时序图时要和上升沿触发方式的JK触发器的绘制方式区分开来). 从下面绘制的状态图中我们可以看出, 该同步时序逻辑电路具有自启动功能. ... -
[答案&解析]华工数电实验:简易交通灯控制电路的设计
2018-11-05 14:19:58题目: 答案: 工程文件下载:...用3个JK触发器实现的3位二进制计数器电路: ...仿真结果:(此为上升沿触发时的仿真结果,改为下降沿触发才正常(向右平移半个CLK)) ... -
求助SPI接口主模式电路设计
2017-11-29 20:10:59(2)具有主动收发功能,工作模式可设置为上升沿触发或下降沿触发; (3)发送、接收数据位数可通过输入数据设定; (4)可实现数据次序选择,数据最高位首发或最低位首发; (5)实现波特率选择,要求设置4级,... -
基础电路集合
2021-01-14 16:59:19其思路就是在D触发输出在clk上升沿或者下降沿完成一次翻转即可。 电路如下,将Q非连接到D端即可。 时序图如下: 1.2 从Verilog的角度 从Verilog的角度来说,这类分频可以使用计数器来实现。下面考虑占空比为50%... -
LED灯串电路图说明
2020-07-16 12:47:59与IC2输出端相连接的是四个单稳态谐振器N2~N5,由IC2输出脉冲的下降沿触发,脉冲周期由电位器RP2~RP5控制,由此确定每组发光二极管的点亮时间。 该电路共设计了四组彩灯(最多可设计十组彩灯),同一组彩灯串... -
电子电路设计——三人抢答电路(D触发器版)
2020-04-26 10:25:25三人的抢答按钮(s1, s2, s3)均置于高电平,当按下抢答按键后,电位变为低电平,经过与非门电路后产生下降沿并输入至对应触发器中。 3.寄存器状态: 寄存器D端均为0电位,当CP端接收到下降沿信号时,触发... -
quartus仿真17:T触发器的时序逻辑电路
2020-10-11 19:58:14米里型,下降沿触发在时钟端接反相器,调用器件为TFF,分析方法写出三组方程然后画出状态表 摩尔型与输入无关,波形更光滑 可以看出即使只用两个触发器状态输出依然是很复杂的 -
信号转换问题 | 模拟电路解决方式
2020-05-23 20:16:55▲ 三角波形的占空比(上升沿和下降沿)可以改变 昨天给出了一个初步 信号转换的解题思路 。也就是现将输入的正弦 正弦波整形成方波 ,然后再通过对其进行微分,整流,去触发一个单稳态触发器,形成二倍频的脉冲波形... -
数电5_3——边沿触发的触发器
2020-05-27 21:54:13为了提高触发器工作的可靠性,希望触发器的次态(新态)仅决定于CLK的下降沿(或上升沿)到达时刻的输入信号的状态,与CLK的其它时刻的信号无关。这样出现了各种边沿触发器 边沿触发的触发器1. 双D触发器电路结构与... -
FPGA边缘检测电路 通熟易懂理解
2018-09-21 10:39:021.由于FPGA不像单片机具有下降沿或者上升沿触发的中断功能 2.检测过程可能处于亚稳态或者电平毛刺现象 所以FPGA需要进行上升沿或者下降沿的人工边缘检测且去噪 1.首先我们得明白几个知识点:阻塞赋值语句... -
超声op电路分析
2018-11-26 10:32:41U3B,U3D是放大电路,U3C是带通滤波器,U3A是比较功能,先把超声波信号放大-R3/R2倍后,通过带通滤波器滤掉其它干扰源,再次放大-R8/R7倍,最后通过比较产生下降沿给CPU捕捉。 有点特点的是c13形成的积分电路,可以... -
quartus仿真35:D触发器和JK触发器构成的异步时序电路
2020-10-22 17:07:18JK触发器构成异步触发器,注意是上升沿还是下降沿触发 以下是列写三个触发器方程的过程,从Q2Q1Q0=000开始的状态表没有列写,分析了无效状态可以进入主循环。 quaruts原理图连线 我本来是不想分析异步时序... -
超声波接收电路原理解析
2018-10-28 09:21:09U3B,U3D是放大电路,U3C是带通滤波器,U3A是比较功能,先把超声波信号放大-R3/R2倍后,通过带通滤波器滤掉其它干扰源,再次放大-R8/R7倍,最后通过比较产生下降沿给CPU捕捉。 有点特点的是c13形成的积分电路,可以... -
一款交流电源的零交越脉冲电源电路设计实现
2020-08-10 05:11:53输出脉冲的下降沿出现在零交越点前约200μs。使用这个电路可以安全地停止一个可控硅栅极的触发,使之有时间正常地关断。只有当主电压约为0V时,电路才产生短脉冲,因此在230V、50Hz输入下只耗电200mW。 -
EC11编码器硬件电路及程序
2018-07-30 20:03:00程序设计思路,检测其中一路的下降沿,触发中断,然后读另外一个IO口的高低电平,从而确定转动方向 电路图为网上截图,只用其中一半即可 单片机为MSP430F169 1 #include <msp430x... -
边缘检测电路的FPGA实现
2019-01-15 12:42:59边沿检测就是检测输入信号或者FPGA内部逻辑信号的跳变(这里我都用sclk表示),也就是实现上升沿或者下降沿的检测,捕获得到边沿使能,来作为时序逻辑的触发信号。 边沿检测的实现很好理解,当上一时刻(sclk_r)...
-
《python数据分析与数据化运营》4.rar
-
fwknop ubuntu dockerfile.rar
-
C/C++:任意长的整数加法.rar(含完整注释)
-
LCA板子
-
牛牛量化策略交易
-
安卓开发自学!腾讯,字节等大厂面试真题汇总,小白也能看明白
-
你一定要知道的,2021年前端最火的8个技术趋势
-
Windows系统管理
-
Unity RUST 逆向安全开发
-
MySQL 视图
-
全国城市邮编大全数据集
-
使用fastjson处理对象和json字符串
-
TPS54160加共模电感实现+-15V双输出电源AD设计硬件原理PCB+封装库.zip
-
vue3从0到1-超详细
-
投标方法论
-
小型在线聊天室php版
-
MHA 高可用 MySQL 架构与 Altas 读写分离
-
MySQL 高可用工具 heartbeat 实战部署详解
-
1.5: RPM软件包管理 、 Yum软件包仓库 、 命令补充.docx
-
闲的无聊做的试验