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    一、实验目的

    1、 学习 Matlab 编程的基本方法;掌握常用函数用法。
    2、 了解不同信号的频域特性,理解时域特性与频域特性之间的关联性。
    3、 掌握典型信号序列的时域和频域基本特性。
    4、 熟悉理想采样的性质,了解信号采样前后的频谱变化,加深对采样定理解。
    5、 了解离散系统的时域/频域特性及其对输出信号的影响,掌握系统分析方法。

    二、实验原理

    三、实验内容

    1.3.1 Matlab操作与使用
    1)文件操作

    预先在路径文件夹下创建文本文件data.txt。使用load从文件中读取数据。实验中文件路径报错,使用cd命令更改Matlab当前文件夹,成功打开data.txt文件。
    使用命令>>save experiment.dat data -ascii,将刚刚读取的data存入experiment.dat文件中。打开文件夹,可以看到创建的experiment.dat文件。

    在这里插入图片描述

    2)矩阵运算
    在这里插入图片描述

    inv(A) 求矩阵的逆
    A*A 矩阵乘法
    A+A 矩阵加法
    A‘ 矩阵转置
    3)绘图
    使用如下代码画出矩形序列

    在这里插入图片描述
    在这里插入图片描述

    使用如下代码画出3D图形
    在这里插入图片描述

    在这里插入图片描述

    4)图形界面实现
    handle=helpdlg(‘hi’,‘test’)
    在这里插入图片描述

    1.3.2 理想采样信号序列的特性分析

    在这里插入图片描述
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    采样频率减小到200Hz时已经出现了明显频谱“混淆”现象。因为采样频率太小,频谱在频域的周期延拓较小,会导致频谱混叠,从而“混淆”。
    1.3.3 典型信号序列的特性分析
    1.3.3.2 高斯序列的时域和频域特性
    ![在这里插入图片描述](https://img-blog.csdnimg.cn/20201126234915624.png#pic_center

    1) 固定p=8,改变q的值,使分别等于2,4,8

    在这里插入图片描述
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    比较上图可知,p一定时,q增大,高斯信号在时域波形展宽且变得平缓;而频域波形变陡,频谱分量减少。所以q决定了高斯信号的陡峭程度。
    2) 固定q=8,改变p的值,使分别等于8,13,14
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    比较上图,q不变时,p的值决定了时域波形峰值的位置。当p增大时,波形整体向右移动。P=13、14时已经发生了明显的泄漏现象。频域部分随p增大频率分量增加,容易产生混叠。
    1.3.3.3衰减正弦序列的时域和幅频特性
    在这里插入图片描述

    令a=0.1,f=0.0625,改变f=0.4375,再改变f=0.5625

    f=在这里插入图片描述
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    0.0625时频谱没有发生混叠,f=0.5625时频谱发生了混叠。因为0.4375+0.5625=1,出现镜像频率,所以f=0.4375和f=0.5625的频谱图像完全相同。
    1.3.3.4三角波序列和反三角波序列的时域和幅频特性
    在这里插入图片描述

    1)8点FFT分析信号Xcc(n)和Xdd(n)的幅频特性
    在这里插入图片描述

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    反三角波序列形状相当于三角波序列在8个点的圆周移位得到,所以它们的8点FFT频谱相同。
    2)在Xcc(n)和Xdd(n)末尾补零,用16点FFT分析这两个信号频谱

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    可以看到,两个信号的幅频特性不同了,因为当在信号后面补零并使用16点FFT,三角波序列就不能看作是反三角波序列经过圆周移位得到的了,所以频谱也就不相同。
    1.3.4 离散信号、系统和系统响应的分析
    1.3.4.2离散信号产生和系统分析
    1)观察信号Xb(n)和系统Hb(n)的时域和幅频特性

    在这里插入图片描述
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    Xb(n)是单位脉冲序列,幅频特性在全频域上都为1,如上图,和理论相符。Hb(n)是系统单位冲击响应,与单位脉冲卷积之后,按照卷积相关性质,结果得到的信号与Hb(n)相同,如上图可见,系统响应在时域和频域特性都和Hb(n)相同。由于线性卷积的原因,系统响应有50+50-1=99个点,所以Y(n)时域如上图。
    2)观察信号Xc(n)和系统Ha(n)的时域和幅频特性
    在这里插入图片描述
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    在这里插入图片描述

    因为Xc(n)=Ha(n),所以两者的时域和幅频特性应该相同。时域有10个非零值点,幅频两极大值之间有10-2=8个次峰。线性卷积之后得到的序列时域和幅频特性如上图,因为矩形序列非零长度为10,所以卷积结果非零长度应该为10+10-1=19,可以看到实验结果与理论结果一致。并且卷积得到的序列应该是一个三角波,峰值为10,正如图中结果所示,所以响应序列图形是正确的。计算两个矩形序列傅里叶变换的乘积得到响应序列幅频特性,与线性卷积得到的序列幅频特性相同,并且反变换之后得到的响应序列也相同。

    改变Xc(n)的矩形宽度,使N=5
    在这里插入图片描述

    当Xc(n)的矩形宽度变为5时,时域有5个非零值点,幅频特性两极大值之间有5-2=3个次峰。卷积结果应该有10+5-1=14个非零值点,如下图,与理论结果相符。两个长度不等的矩形波序列卷积得到的序列应该为梯形波序列,如下图也和理论相符,且极值为5。两个傅里叶变换乘积得到的结果与直接线性卷积结果一致。
    在这里插入图片描述

    3)信号Xa(n)与Ha(n),其中A=1,α=0.4,Ωo=2.0734,T=1。

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    依次改变α=0.1绘制图形如下
    Ωo=1.2516绘制图形如下
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    Xa(n)信号与系统单位冲击序列线性卷积得到的结果,与二者傅里叶变换乘积得到的结果幅频特性相同,其中,傅里叶乘积得到的结果反变换与线性卷积得到的序列也相同。
    在这里插入图片描述
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    改变α=0.1时,衰减因子减小,信号Xa(n)衰减速度相比原来有所减缓,幅频特性比原来的幅频特性各分量都要小,但峰值位置相同。此时线性卷积结果与傅里叶变换乘积得到的幅频特性有微小差异,这是因为衰减速度减缓,仍对于之前的50点截取,会在一定程度上产生频谱泄露,所以两个结果有微小不同。预计若采取更多点数截取,如100个点,上面二者结果在一定误差下会保持相同。
    改变Ωo=1.2516,改变了频率,相比原来2.0734减小了。从实验画出的信号时域序列也可以看到信号变化频率减小。观察幅频图,两个峰值位置向两端移动了一段距离,说明高频成分减小,低频成分增加,与频率减小的理论分析相符。由于并没有改变衰减因子,所以在现有的误差下,两信号线性卷积结果与傅里叶变换乘积结果相同。
    1.3.4.3卷积定理的验证
    1.3.4.2中已经进行了傅里叶变换相乘,直接得到系统响应幅频特性。比较直接线性卷积结果与傅里叶变换乘积结果,保持一致。对傅里叶变换乘积结果进行反变换,得到的序列也与线性卷积得到的序列相同。验证了卷积定理
    总结MatLab进行数字信号处理实验项目时常用的函数及其功能:

    1. stem(x)函数用于绘制针状图,将需要绘制的数据存放在一个数组中,然后将这个数组作为参数传递给“stem”函数。
    2. subplot(x,y,z)函数用来同时画出数个小图形,并且存放在一个视窗之中,x是小图形的行数,y是小图形的列数,z是小图形的编号。
    3. figure用来保持输出上一个画图窗口,因为若不使用这个命令,每当新输出一个画图窗口都会覆盖之前的画图窗口。
    4. title(“标题”)用来设置图形的标题,跟在绘图函数后面使用。
    5. fft(x,m)用来计算x的离散傅里叶变换,参数m可以用来指定具体做多少个点的fft。
    6. abs(x)返回数组x中每个元素的绝对值。
    7. conv(x,y)卷积函数,返回x与y的卷积。
    8. sign(x)符号函数,返回与x大小相同的数组,其中对x中的每个元素取符号。
    9. zeros()创建全零的数组。
    10. angle(x)返回x中每个元素在[-π,π]中的相位角。

    选做

    1)改变信号Xa(n)的衰减因子,分别等于0.1,0.2,0.4。
    因为没有改变频率f,所以频谱波峰位置不会改变。由于衰减因子增大,信号序列衰减的越来越快,所以频谱的高频成分占比变大。由绘制的频谱图可以看到,波峰位置相同,中央高频占比逐渐增大。符合预期估计。
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    2)LTI系统冲激响应为hn(n)=(0.9)^n,输入序列为Xc(n)。

    在这里插入图片描述
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    Hn(n)=Xc(n)时,已在前面讨论过。
    3)将序列Xc(n)分为奇偶序列
    在这里插入图片描述
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    从绘图可以看到,Xc(n)的偶序列频域特性和Xc(n)的频域实部特性相同,而Xc(n)的奇序列频域特性和Xc(n)的频域虚部特性相同。这与理论结果一致,实信号偶分量变换对应频域实部,奇分量变换对应频域虚部。

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    放大电路的分析方法

    前面几节讲的三极管放大电路中了解到,在放大电路中我们比较关注的是放大电路的Ri输入电阻,Ro输出电阻,以及放大系数,这一节中就来说以下我们如何分析放大电路中这些参数。

    三极管不是一个线性元件,我们所说的三极管的放大常常是对交流信号的放大,所以前面也说他是一个电源控制器,所以就要加直流以及交流信号。对比之前讲过的,既加直流又加交流的就是二极管,如下图。
    二极管的微变等效电路图
    从上图可以看出来,想要分析二极管在动态过程中电流的变化,要先确定Q的位置,不同的Q点,相同的交流加上去会有不同的变化,Q点就是由直流分析出来的,所以类比二极管,三级管的输入特性曲线和二极管的相同,三极管放大电路的分析也是先分析直流通路,找到静态工作点,再分析交流动态电路。

    直流通路
    放大电路中,直流流过的通路,所以有以下几点。
    Ui=0
    电容断路
    电感短路
    交流通路
    直流源置零
    电容短路

    通过以上两点就可以得到下面几个简单放大电路的直流通路和交流通路。
    基本共射放大电路的直流通路和交流通路
    直接耦合共射放大电路及其直流通路和交流通路
    阻容耦合共射放大电路的直流通路和交流通路
    上面的直流通路很好理解,但是交流通路理解起来可能有一些困难,我们来举一个阻容耦合共射放大电路例子,一步步变换一下,如下图。
    阻容耦合共射放大电路交流通路的变换过程
    放大电路的分析
    基本共射放大电路
    我们这里分析一个最简单的基本共射放大电路。先使用图解法对其进行分析。
    利用图解法分析优点在于可以很好的进行理解,缺点就是比较麻烦,下面进行分析。
    我们手中已有的两条曲线。
    三极管的输入特性曲线与输出特性曲线如下图。
    三级挂输入特性曲线
    三极管的输入特性曲线
    先看输入特性曲线,我们只取其中一条。我们已知这条曲线,想要找出Q点就要做出另外一条曲线,直流通路中的IB=(VBB-UBE)/RB,根据这个公式就可以在图中做出另外一条曲线,如下图。
    输入静态点
    找到了输入的静态工作点之后,再加交流信号ΔUi加上去。如下图。
    加交流信号
    斜着平行的虚线就是Ui加上去之后,竖着的两条曲线就是ΔUBE,UBE的变化必然会引起iB的变化,所以横着的两条曲线就是iB的变化。那怎么将输入特性曲线与输出特性曲线联系起来呢?看上面的图,斜着的实线是直流的存在做出来的,相交点为Q,Q点的横坐标为UBEQ,纵坐标为IBQ,三极管工作在放大状态,iC受iB的控制,所以要在输出特性曲线上寻找IBQ。同样的在输出部分可得到输出的方程,iC=(VCC-UCE)/Rc,在输出特性曲线上做出这条线如下图。
    输出特性曲线
    找到了Q点之后再把变化的IB拿到输出特性曲线上面,就得到了变化的UCE,最后把得到的UCE和前面的Ui一比,就得到的这个共射放大电路的放大倍数。如下图
    输出曲线图解
    整个过程如下
    图解法求放大倍数
    实际计算与分析肯定不能使用图解法,太过于麻烦,使用图解法只是为了进一步对三极管电路进行理解,便于实际计算过程中进行分析。所以图解法分析完毕之后要进行计算分析。

    已知ic=βib,但是有一个问题就是iB与UCE之间不是一个线性的关系,ib与UCE的关系就是三极管的输入特性曲线,但是ib与UCE的关系虽然不是线性的,但是Δib与ΔUCE之间的关系却是近似线性的,如果能找到这个变化的关系就可以进行求解了。所以定义Rbe=ΔUBE/ΔiB,Rbe其实就是上面输入特性曲线Q点与虚线交点连线斜率的倒数。 所以三极管的基极与射极之间就可以等效为一个电阻Rbe。注意这里所说的情况是交流信号情况之下,就可以对三极管进行一个等效。如下图。
    三极管等效模型
    如何承认的rbe?因为直流的存在将坐标原点拖到了Q点上,所以这也是为什么在交流通路中直流电源置零,当坐标原点托到了Q点上的时候,我们只关心ΔUCE与Δib之间的变化,此时他就是一个线性的了。

    等效分析法
    一、直流通路
    1.Q点
    2.求rbe=rbb+(1+β)UT/IEQ(rbb是基区体电阻,IEQ=(1+β)IBQ)
    二、交流通路
    1.做出交流通路
    2.三极管等效

    举个例子:如下
    阻容耦合放大电路分析
    补充以下关于各种i的说明。
    补充电流表示
    直流没有向量。

    好几天没有写了,最近天天加班到三四点,也是疲惫不堪,可是做事情还是不能拖延,今日事今日毕,我于今年毕业,自己进行创业,已经坚持了小半年,收获甚微,每日身心俱疲,无限焦虑,只觉解决焦虑的最有效的办法就是不断的提升自己。2020年6月28日20点52分,觉得写的还行就点个赞吧,觉得写的不行请留下你宝贵的建议。

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    目录

     

    1.QT信号槽概念原理讲解

    2.手动添加信号函数并分析qt的moc如何生成信号代码

    3.通过qt设计器qt designer设置关闭窗口和最小化窗口信号槽

    4.使用connect函数实现信号槽绑定并分析moc生成的槽函数代码


    1.QT信号槽概念原理讲解

    信号槽:类似windows的消息机制,但是不同。

    信号函数,只发送不需要知道接收者。

    槽函数(普通函数),只接收不管通信。
    QObject来绑定
     

    QT信号槽原理:
    绑定信号函数和槽函数,调用信号函数(将信号写入队列),主线程从队列中获取信号

    QApplication a(argc, argv);  //主循环

    return a.exec();//处理所有的信号槽函数,阻塞函数

    设计器添加信号槽的两种方法(拖动、添加)
     

    2.手动添加信号函数并分析qt的moc如何生成信号代码

    手动添加信号槽:

    ●QOBJECT说明:生成moc文件
    ●手动创建信号signals
    ●手动创建槽public slots:

    main.cpp:

    #include "testsignal.h"
    #include <QtWidgets/QApplication>
    
    int main(int argc, char *argv[])
    {
    	QApplication a(argc, argv);
    	testsignal w;
    	w.show();
    	return a.exec();
    }

    testsignal.h

    #pragma once
    
    #include <QtWidgets/QWidget>
    #include "ui_testsignal.h"
     
    class testsignal : public QWidget
    {
    	Q_OBJECT
    
    public:
    	testsignal(QWidget *parent = Q_NULLPTR);
    
    signals:
    	void ViewSig();//信号
    public slots:
    	void ViewSlot();//槽函数
    	void TestSlot();
    
    private:
    	Ui::testsignalClass ui;
    };

    testsignal.cpp

    #include "testsignal.h"
    #include <iostream>
    using namespace std;
    testsignal::testsignal(QWidget *parent)
    	: QWidget(parent)
    {
    	ui.setupUi(this);
    	ViewSig();
    	connect(ui.tests, SIGNAL(clicked()), this, SLOT(TestSlot()));//绑定信号和槽函数
    }
    void testsignal::TestSlot()
    {
    	cout << "TestSlot" << endl;
    }
    void testsignal::ViewSlot()
    {
    	cout << "ViewSlot" << endl;
    }

    这个是信号moc文件中的:只写了信号函数

     

    3.通过qt设计器qt designer设置关闭窗口和最小化窗口信号槽

    4.使用connect函数实现信号槽绑定并分析moc生成的槽函数代码

    在生成的ui_***.h文件中:

     

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    简单来说就是调试bug,因为对于硬件的调试方法和软件代码来说完全不同,在调试的过程上也有很大的差距,所以需要学习一些特定的调试方法

    1)功能仿真波形分析

    对于仿真波形图的观察来说是有一套套路的:

    1. 熟悉待调试的设计

    2. 找到一个能明确的错误点

    3. 沿着设计的逻辑链条逆向逐级查看信号,直至找到源头。

      因为我们直接找到的出错点不一定是造成错误的源头,但是修正错误必须解决掉错误的源头,数字电路中各信号之间的关系是一环扣一环的,是遵循严格的逻辑因果关系的,所以从一个错误点触发,沿着逻辑追溯,就一定能找到错误的源头。

    一般没有时序的波形时比较好看的,但在观察有时序逻辑的电路波形时:

    1. 需要先将电路中的时钟信号抓出来,但是要注意不要抓错时钟信号
      1. 因为有的电路并不只一个时钟信号
    2. 明确所观察的时序器件(比如说常见的触发器或者同步ram),观察是上升沿触发的还是下降沿触发的。然后找到这个错误值写入的那个时钟上升或者下降沿,然后对生成这个触发器或者RAM输入的组合逻辑继续追查下去,沿着时间轴向前找,一定要找到错误值写入的真正时机。

    2)提高波形分析效率的技巧

    1. 给重要的时刻做标记

      第一个是添加标记的按钮,第二第三个都是能快速跳转到标记的按钮

    2. 熟练使用波形缩小、放大的功能

    3. 将关联信号分割、分组

      将相关联的信号用分割(Divider)和分组(Group)来区分

      比如说可以把同一级流水的信号分成在同一个组中,建立分割时在你再想加分割空行的位置的上一个信号处,对信号右键new Divider ,删除就是点击分割,按Del ,分组也一样对准备放如一组的信号选上,然后右键New Group 即可

    4. 多位宽信号用值查找快速定位

      为找到多位宽信号某个值的时刻,建议是用值查找Find value ,右键信号名点击Find value 然后再波形上方会出现与搜索相关的工具栏,根据提示输入数据就行

      但是vivado 的Xsim不支持通配符,所以只能通过调整查找工具栏中Matching的方式来实现模糊查找的功能

    3)波形异常类错误的调试

    一般错误分为以下几类:

    1. 信号为Z
    2. 信号为X
    3. 波形停止
    4. 越沿采样:上升沿采样到被采样数据在上升沿之后的值
    5. 其他:波形怪异,仿真波形图显示怪异,与设计的电路功能无关的错误

    1、信号为Z

    Z 表示高阻,比如电路断路了,就是显示高阻

    一般造成原因:

    1. RTL 声明的wire 从未被赋值
    2. 模块调用的信号未连接
      1. input 类接口被调用时不允许悬空,但是output 未连接是母模块里不使用该信号,可能是人为故意设置的
      2. 如果a是端口未连接,则从0时刻开始就是Z,但是如果是a_r 从一段时间之后才显示Z是因为a_r 是内部寄存器

    解决建议:

    1. RTL 编写时注意代码规范特别是模块调用时,按接口顺序一一对应
    2. 所以input类接口被调用时不允许悬空
    3. 一旦发现一个信号是Z,向前追踪产生该信号的因子信号,看是哪个是Z,一直追踪下去直到追踪到该模块里的input接口
    4. Z也可能出现在向量信号的某几位上,也是一样的追踪,有可能是某个接口存在宽度不匹配带来接口上某些位为Z

    2、信号为X

    造成原因:

    1. RTL 里声明为reg型的变量,从未被赋值
    2. RTL里写成了多驱动的代码,有时候也可能导致X、
      1. 多驱动的情况一般会在综合的时候报出Cirtical warnings ,multi-driven

    解决建议:

    1. 一旦发现仿真错误来自某个信号为X,则向前追踪该信号的因子信号,看是哪个为X,一直追踪下去直到发现某个信号未赋值,随后修改
    2. 如果因子信号都没有X,可能是多驱动导致的,则进行综合然后排查Error 和 Cirtical warning
    3. 寄存器型信号如果没有复位值,在复位阶段其值可能是X,但可能并不会带来错误
    4. X 和 1的运算结构为1,而X和0的运算结果为0

    3、波形停止

    状态显示:仿真停止在某一时刻,无法前进,但是仿真却吓死你hi不停的在运行,而造成的原因往往是因为RTL里面存在组合环路导致的。

    wire c_t;
    assign c_t = a_r & b_r +c;
    assign c = a_r + c_t ;
    

    有些波形停止表示是波形立刻停止,并显示检测出fatal,

    比如说仿真模拟时迭代次数到了10000 的限制,其实是因为死循环模拟组合环的计算,达到次数上限之后自动停止仿真了:

    会报错:

    ERROR :[Simulator 45-1] A fatal run_time error was detected ,Simulation cannot continue
    

    组合环路:

    ​ 就是信号A的组合逻辑表达式中用到了某个产生因子B ,但是B 的组合逻辑中又用到了A

    ​ 比如说上面源码中c_t 的信号的胜场用到了c,但是c又用到了c_t 。仿真器是在每个周期内计算该周期的所有表达式,组合逻辑循环嵌套,带来的是仿真器的循环计算,导致其无法退出该计算,进而导致了波形停止的现象。

    但是并不是所有的组合环路都会导致波形停止,有些非常绕的组合环路(比如跨多个模块形成的组合环路),可能会被工具自动处理掉,但是这样的处理是由风险的,可能会导致仿真通过,但是上版不过

    解决建议:

    1. 发现波形停止,对设计进行综合
    2. 查看综合产生的Error 和 cirtical warning,并尝试修正,比如说上面的组合环路经过Vivado 的综合变成了一个多驱动的关键警告
    3. 在没有综合前,可以使用Vivado 的TCL 命令,report_timing_summary,会检查组合环路,并爆出检查结果。但是综合变成多驱动的warning 可能无法爆出结果
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