实验目的

使用 DE0 开发板，合成出 1MHz 的正弦波形采样信号，根据以下 2 种不同的参数，分别合成正弦信号：
（1）正弦波形存储在 ROM 中，每周期 256 个样点，8 比特格式量化。
（2）正弦波形存储在 ROM 中，每周期 512 个样点，12 比特格式量化。

实验原理

直接数字频率合成器DDS（Direct Digital Synthesizers）
DFF（D type flip-flop）：D类型触发器
ACC 累加器
verilog HDL语法：
“ ＃ ”为延时符号，“#1”表示延时长度（相对于前一条语句而言）为1。
b为二进制，d为十进制

实验设备

实验软件：quartus II 9.1
实验板子：terasa DE0

实验过程

一、正弦波形存储在 ROM 中，每周期 256 个样点，8 比特格式量化。

1、在matlab中写代码，运行，生成DDS的波表ROM（有待学习）

重要语法：
①fid_rom_file = fopen(rom_file_dir_name, 'w');，w为“写”，r为“读”

②命名，如果不是以.v结尾，就报错

len_rom_file_name = length(rom_file_name);
if(rom_name(len_rom_file_name-1:len_rom_file_name) == '.v')
    rom_name(len_rom_file_name-1:len_rom_file_name) = [];
  else
    fprintf(1,'#WARNINIG, gen_rom_rtl(), rom_file_name may error, check it!\n');
  end

③fprintf(fid_rom_file, ... '// FILE : %s \n', rom_file_name);%s为“字符串”
生成结果为：FILE: rom_file_name.v
④fprintf(fid_rom_file, ... ' HELLO WORLD // 输入想要打印的话');
生成结果为： HELLO WORLD // 输入想要打印的话
⑤addr_word_len=8;
fprintf(fid_rom_file, ... 'input [%-2d :0] RA;\n', addr_word_len-1);
生成结果为：input [7:0] RA;
⑥ fclose(fid_rom_file);

2、把生成的DDS_CORE_ROM.v文件（波表ROM）导入quartus II工程中

（代码略）

3.1、方法一

 串入并出移位寄存器  /
module shift_reg_SIPO(
  RST   ,   // 异步复位， 高有效
  CLK   ,   // 时钟，上升沿有效
  EN    ,   // 输入数据串行移位使能
  IN    ,   // 输入串行数据
  OUT   );  // 并行输出数据
parameter SHLEN = 6;
input RST, CLK, EN;
input IN;
output[SHLEN-1:0] OUT;
reg [SHLEN-1:0] shift_R;

assign OUT[SHLEN-1:0] = shift_R[SHLEN-1:0];
// 时序逻辑 根据输入使能进行串行移位
// shift_R 会被编译为D触发器
always @ (posedge CLK or posedge RST) begin
  if(RST) 
    shift_R[SHLEN-1:0] <= 0;
  else
    if(EN) begin // 串行移位的使能有效
      shift_R[SHLEN-1:1] <= shift_R[SHLEN-2:0];
      shift_R[0]   <= IN;
    end
    else begin // 使能无效保持不动
      shift_R[SHLEN-1:0] <= shift_R[SHLEN-1:0];
    end
end // always
endmodule

 时间基准计数器  /
module cnt_sync(
  CLK   ,   // clock
  CNTVAL,   // counter value
  OV    );  // overflow
input CLK;
output [32-1:0] CNTVAL;
output OV;
parameter MAX_VAL = 50_000_000;
reg [32-1:0] CNTVAL;
reg OV;

always @ (posedge CLK) begin
  if(CNTVAL >= MAX_VAL)
    CNTVAL <= 0;
  else
    CNTVAL <= CNTVAL + 1'b1;
end

always @ (CNTVAL) begin
  if(CNTVAL == MAX_VAL)
    OV = 1'b1;
  else
    OV = 1'b0;
end

endmodule   // module cnt_en_0to9
 带计数增量输入的计数器  /
module cnt_incr(
  CLK   ,   // clock
  INCR  ,   // counter increase value 
  CNTVAL);  // counter value
input CLK;
input  [7-1:0] INCR;
output [7:0] CNTVAL;

reg [7:0] CNTVAL;

always @ (posedge CLK) begin
  CNTVAL <= INCR + CNTVAL;
end
endmodule   // module cnt_incr

/ 带使能的计数器 /

module cnt_en_0to9(
  CLK   ,   // clock
  CNTVAL,   // counter value
  EN    ,
  OV    );  // overflow
input CLK;
input EN;
output [4-1:0] CNTVAL;
output OV;

reg [4-1:0] CNTVAL;
reg OV;

always @ (posedge CLK) begin
  if(EN) begin  // work enable
    if(CNTVAL >= 9)
      CNTVAL <= 0;
    else
      CNTVAL <= CNTVAL + 1'b1;
  end
  else
    CNTVAL <= CNTVAL ;  // hold same value
end

always @ (CNTVAL) begin
  if(CNTVAL == 9)
    OV = 1'b1;
  else
    OV = 1'b0;
end

endmodule   // module cnt_en_0to9

module cnt_0to9(
  CLK   ,   // clock
  CNTVAL,   // counter value
  OV    );  // overflow
input CLK;
output [4-1:0] CNTVAL;
output OV;

reg [4-1:0] CNTVAL;
reg OV;

always @ (posedge CLK) begin
  if(CNTVAL >= 9)
    CNTVAL <= 0;
  else
    CNTVAL <= CNTVAL + 1'b1;
end

always @ (CNTVAL) begin
  if(CNTVAL == 9)
    OV = 1'b1;
  else
    OV = 1'b0;
end

endmodule   // module cnt_0to9

module dec_2to4(
IN  ,
OUT);
input  [2-1:0] IN  ;
output [4-1:0] OUT ;

reg [4-1:0] OUT ;

always @ (IN) begin
  case(IN)
    2'b00: OUT = 4'b 0001;
    2'b01: OUT = 4'b 0010;
    2'b10: OUT = 4'b 0100;
    2'b11: OUT = 4'b 1000;
  endcase
end

endmodule // module dec_2to4;

BDF顶层文件

RTL视图

SignalTap波形

3.2、方法二、顶层文件——DDS代码

module DDS_sin(
  CLK   ,   // clock, posedge valid
  RST   ,   // reset, high level reset
  FWEN  ,   // frequency word update enable, high level enable
  FWIN  ,   // input frequency word
  CLKOUT,   // output clock
  SINOUT);  // sine signal output, 2's complement format

input           CLK;
input           RST;
input           FWEN;
input [32-1:0]  FWIN;
output[8-1:0]  SINOUT;
output          CLKOUT;

parameter FW_WL = 32;   // frequency word word length in bit
parameter RA_WL = 8;   // rom address word length in bit
parameter RD_WL = 8;   // rom data  word word length in bit

reg   [FW_WL -1:0]  fwin_R;     // freq word DFF
reg   [FW_WL -1:0]  acc_R;      // phase ACC DFF
reg   [RA_WL -1:0]  addr_R;     // rom address DFF
reg   [RD_WL -1:0]  sinout_R;   // sin wave output DFF
wire  [RD_WL -1:0]  romout_W;   // rom data output wire

always @ (posedge CLK or posedge RST) begin
  if(RST) begin
    fwin_R   <= 0;
    acc_R    <= 0;
    addr_R   <= 0;
    sinout_R <= 0;
  end
  else begin
    // update fwin_R DFF
    if(FWEN)
      fwin_R <= #1 FWIN;
    else
      fwin_R <= #1 fwin_R;
    
    // update acc_R
    acc_R <= #1 fwin_R + acc_R;
    // update addr_R, the acc_R high RA_WL is rom address
    addr_R <= acc_R[FW_WL-1:FW_WL-1-(RA_WL-1)];     

    // update output DFF
    sinout_R <= #1 romout_W;
  end
end

DDS_CORE_ROM u_sinrom(
  .CLK    (CLK      ),  // clock
  .RA     (addr_R   ),  // read address
  .RD     (romout_W )); // read data

assign SINOUT = sinout_R;
assign CLKOUT = CLK;

endmodule // module dds_core

RTL视图

SignalTap抓波形
没抓出来…，还在排查原因。

二、正弦波形存储在 ROM 中，每周期 512 个样点，12 比特格式量化

只需修改ROM地址空间容量为9比特，数据字长为12比特

思考

1、如何根据CLK频率和输入频率字K来设定输出波形的频率？

答：fo = K*fc/(2^N)
【fo：输出波形频率；K：频率控制字，步长；fc：最低输出频率，CLK频率；N：N位二进制数，累加器位宽；2^N：计数最大值】
变形得：K=fo * (2^N)/fc
在本实验（1）中，输出频率为fo=1Mhz，CLK频率为fc=50Mhz，采样深度为256=2^8，所以N=8，所以频率控制字（步长）K = 1M * (2^8)/50M = 5.12
在本实验（2）中，输出频率为fo=1Mhz，CLK频率为fc=50Mhz,采样深度为512=2^9，所以N=9，所以频率控制字（步长）K=1M * (2^9)/50M =10.24

2、频率的最小分辨率为？

答：fo = fc/(2^N)

3、补码格式能够直接送给DAC么?为什么仿真工具里观察数据有多种选项，比如unsigned/hex/binary/signed decimal等等

答：

原码（true form）；反码（one’s complement）；补码（two’s complement）
unsigned（无符号数）；signed（有符号数）
hex（十六进制）；binary（二进制）；decimal（十进制）
在计算机系统中，数值一律采用补码来表示（存储）。
符号位：0为正，1为负。
正数的补码与原码、反码相同；负数的补码 = 反码（原码【除符号位外】按位取反）+1。
例：signed 110表示 -2；unsigned 110表示6。
signed 010表示 2；unsigned 010表示2。

4、如何自动生成波表ROM的verilog代码?

答：在matlab里编程，运行，生成.v文件（待补充…）

5、如何调节ROM的地址空间容量和数据字长?调节这些参数有什么意义和代价?

答：在matlab程序中修改。
ROM的地址空间代表采样深度，数据字长代表量化比特。
例如：“正弦波形存储在 ROM 中，每周期 256 个样点，8 比特格式量化”那么ROM地址空间容量（采样深度）为9比特，数据字长（量化比特）为8比特。

6、如何评价DDS输出波形的质量?

FFT

        数字频率合成算法又称为DDS算法，实际上就是信号采样过程的一个逆用。当我们进行信号采样时，会使用一个大于信号频率2倍以上的采样频率去采点，把这个点存储在存储器中，称为波形ROM表。而DDS恰好相反，它是先把波形ROM表制作好，然后以等于采样频率的输出频率输出电压。由于在采样时，原始信号是经过了一个零阶保持器，然后被量化存储到存储器的；所以在输出电压时，也相应的加一个滤波器，把阶梯波滤除，来恢复原信号。

        在这样的思想指导下，只要平台具有定时输出不同电压的功能，都能设计波形发生器。我们本次主要采用最简单的STC89C52和一片DAC芯片实现该设计。使用Keil5来编写代码，proteus 8来进行仿真。效果如下图所示，系统输出了100Hz的正弦信号。

         硬件设计:

        首先要选择一个DAC芯片。我们可以选用PCF8591，因为它是使用IIC协议通信，所以只占据2个引脚。但我们将在原理图中使用两片DAC芯片。一片DAC芯片用来发出正弦波，另一片DAC用来改变波形输出的幅度。由于DAC能输出的电压范围在AGND~Vref之间，我们可以把一个DAC的输出Vdac1_out，接到另一片DAC的Vref，然后改变Vdac1_out来实现幅度控制。其中AGND接地，为0V。

        有些同学此刻会问了，不是说输送到DAC的数字量能改变输出电压的大小吗？我们把整个波形ROM表的数据乘以一个系数，就能控制输出幅度了，何必用两片DAC呢？这里要注意，虽然数字量乘以一个系数可以改变电压大小，但输出波形的分辨率就降低了。也就是说，原本0~255可以将输出电压分割成256个等级。但如果将数字量乘以0.5，则只能以0~127来分割电压，这个衡量不同电压的“尺子”变得更粗糙以后，输出的波形失真度会加大。极端的，如果把数字量乘以1/255,那么在输出端只能看到输出0V和0.02V两种电压，根本无法表示一个正弦信号。

        软件设计:

        测得PCF8591输出一个电压的时间是1ms。这意味着输出电压最大的频率是Fdac_max = 1000Hz。为了预留一些余量，就设置输出频率为Fdac=512Hz好了。此时这个Fdac相当于信号采样过程的采样频率。根据采样定理，采样频率必须大于或等于信号频率的2倍。所以理论上，这个系统可以输出256Hz的正弦波。但是为了减小设计难度，取最高输出频率100Hz。相当于在正弦波的一个周期内，至少有5个点。

        由于PCF8591是8bit的DAC，所以最大有256个电压等级。我们可定义一个长度为256点的波形ROM表，如下定义的数组。这个表存储的是一个周期正弦波的电压数字量。

//ROM点数:256 虚拟表长:512 中断频率:512Hz 中断时间:1.95ms 最高正弦输出频率:512/5 = 102.4
code unsigned char Wave_ROM_Sine[WAVE_ROM_SIZE] = 
{
        128,131,134,137,140,143,146,149,152,155,
        158,162,165,167,170,173,176,179,182,185,
        188,190,193,196,198,201,203,206,208,211,
        213,215,218,220,222,224,226,228,230,232,
        234,235,237,238,240,241,243,244,245,246,
        248,249,250,250,251,252,253,253,254,254,
        254,255,255,255,255,255,255,255,254,254,
        254,253,253,252,251,250,250,249,248,246,
        245,244,243,241,240,238,237,235,234,232,
        230,228,226,224,222,220,218,215,213,211,
        208,206,203,201,198,196,193,190,188,185,
        182,179,176,173,170,167,165,162,158,155,
        152,149,146,143,140,137,134,131,128,124,
        121,118,115,112,109,106,103,100,97,93,
        90,88,85,82,79,76,73,70,67,65,
        62,59,57,54,52,49,47,44,42,40,
        37,35,33,31,29,27,25,23,21,20,
        18,17,15,14,12,11,10,9, 7, 6,
        5, 5, 4, 3, 2, 2, 1, 1, 1, 0,
        0, 0, 0, 0, 0, 0, 1, 1, 1, 2,
        2, 3, 4, 5, 5, 6, 7, 9, 10,11,
        12,14,15,17,18,20,21,23,25,27,
        29,31,33,35,37,40,42,44,47,49,
        52,54,57,59,62,65,67,70,73,76,
        79,82,85,88,90,93,97,100,103,106,
        109,112,115,118,121,124

};

        中断频率是512Hz,表的长度只有256，如果要输出1Hz的正弦波怎么办?只能做一个虚拟表长度RomLen = 512。实际上，对ROM寻址时是把数组索引先除以二再进行寻址的。所以当输出1Hz正弦波时，包含的阶梯波实际上是256Hz的阶梯信号。

        ROM表只存储了一个周期的波形，那如何实现持续输出多个周期？这个其实就是循环寻址，不必赘述。中断服务函数的关键代码如下:

  ......

    wave_dds.data_index += wave_dds.freq;
    if(wave_dds.data_index >= wave_dds.rom_len)
    {
        wave_dds.data_index-= wave_dds.rom_len;
    }
    
    if(wave_dds.wave == sin)
    {
        wave_dds.Rom_data = Wave_ROM_Sine[wave_dds.data_index>>1];
    }

    pcf8591_set_dac_value(PCF8591_SLAVE_ADDRESS_0,wave_dds.Rom_data);        

......

        根据以上设计，输出正弦波最高频率为100Hz,夹杂的阶梯波最低频率为256Hz。那么可以设计一个截止频率为100Hz的低通滤波器，恢复原信号。

        该波形发生器可以输出正弦，那如何输出三角波、锯齿波？其实只需要再多定义几个ROM表即可。但是注意，通过正弦ROM输出的信号经过低通滤波器，可以得到较好的波形；但是如果是三角波，却不适合经过低通滤波器。三角波本身就存在很多高频分量，故它不太适合使用低通滤波器。

        所有的源代码和仿真文件: