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  • 计算机组成与体系结构,第七章mooc学习

    计算机组成与体系结构,第七章学习
    万恶的实验报告…第七章之前看了书,内容巨多

    需要理解的一些知识

    位、字节、字
    <1>
    8位=8bit=1字节=1B
    例如:ASCII字符用字节来记录
    1KB=210B
    1MB=220B
    例如:1MB容量的存储器,按字节编址。按字节编址是啥意思呢?(就是一个字节占一个地址单元,比如0001号地址单元:8位数据,那么0002号地址单元:8位数据…我觉得是这样,个人认为),因此,由于1MB=220B=220字节,因此他的地址范围为:0~220-1(得需要20根地址线才能完成对1MB空间的编码,所以地址寄存器为20位,寻址范围的大小是1M 因此,1M中的M可以看成是数量单位,而MB是表示存储器的容量,可以看作是二维的(1K×8=1KB 应该是这样的)
    1GB=30B
    <2>
    通常来说,(只是通常来说,特例情况下有的机器字长是32位,即1字=32位,这个机器字长的信息只有当题目指明某存储单元什么的是按字编址的时候才有用)
    16位=2字节=单字
    例如:1MB=220B,我们假设存储字长位32位,即1字=32位,那么地址范围为:0~220/22 -1=0~218 -1,得需要18根地址线才能完成对1MB空间的编址,寻址范围的大小为218
    32位=4字节=双字
    1M字=220
    1G字=230

    传输单位

    Bps 一秒内传输多少个字节 字节/秒
    MBps 一秒内传输多少百万字节 106字节/秒

    主频

    Hz 单位:周期/秒
    KHz 单位:103周期/秒
    MHz 单位:106周期/秒
    GHz 单位:109周期/秒
    1s=103ms=106us=109ns
    FSB:外频

    例题:

    1.

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    2.

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    (1)在这里插入图片描述
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    (2)
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    3.

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    4.

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    5. 直接映射——>组相联映射 的理解

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    6.

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    7.

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    8. 关于存储器芯片扩展的不错的题目

    对于各个小芯片内的地址,要理解片选信号A12 A11 A10
    通过这题想一想:K与KB的区别? 在最前面已经讲解了,我觉得理解K与KB的区别2、8题才能完全理解。
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    9. 类似第八题 要理解存储器芯片扩展

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    10.

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    11. LRU替换算法

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    最后一问:当访存地址流是{1,2,3,4,1,2,3,4,1,2,3,4,1,2,3,4,┅},cache每组只有3行时,命中次数为0(命中率为0),这种现象称为颠簸(pingpong)或抖动(thrashing)

    12.简单组相联映射

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    End

    这里面有几道题个人觉得没有考的可能性,但复习并不完全是为了考试!应付考试很简单,我觉得考试只会考题库中题型

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  • 机组复习之 存储器分层体系

    千次阅读 2019-03-13 17:28:43
    一、存储器概述 (一)存储器的分类 1、按存储元件分类:半导体存储器、磁表面存储器、光盘存储器 2、按存取方式分类:随机存取存储器、顺序存取存储器、直接存取存储器,相联存储器; 3、按信息的可更改性分类...

    一、存储器概述

    (一)存储器的分类

    1、按存储元件分类:半导体存储器、磁表面存储器、光盘存储器

    2、按存取方式分类:随机存取存储器、顺序存取存储器、直接存取存储器,相联存储器;

    3、按信息的可更改性分类:只读存储器ROM,读写存储器RAM;(ROM和RAM都采用随机存取方式进行信息访问。)

    4、按断电后信息的可保存性分类:非易失性存储器(ROM、磁表面存储器、光存储器)和易失性存储器(RAM和cache);

    5、按功能分类:高速缓冲存储器(RAM芯片)、主存储器(MOS管半导体存储器)、辅助存储器(直接存储器DAM)、海量后备存储器(顺序存储器SAM);

    (二)存储器的层次化结构

    1、速度越快则容量越小,越靠近CPU;

    2、CPU可以直接访问主存,而辅存的信息则要先取到主存,然后才能被CPU访问;

    3、数据一般只在相邻两层之间复制传送,而且总是从慢速存储器复制到快速存储器被使用。传送的单位是一个定长块,因此需要确定定长块大小并在相邻两层间建立块映射关系

    4、缓存-主存层次主要解决了CPU和主存速度不匹配的问题(主存和缓存之间的数据调动是由硬件自动完成的);

         主存-辅存层次主要解决存储系统的容量问题。(主存和辅存之间的数据调动是由硬件和操作系统共同完成的);

         主存-辅存在不断发展中,逐渐形成了虚拟存储系统。这个系统是为了解决主存容量不足的问题。

    5、计算机存储器的层次化结构设计的主要依据是程序访问的局部性

    二、高速缓冲存储器Cache

    (一)、程序访问的局部性

    定义

    在较短的时间间隔内,程序产生的地址往往集中在存储器的一个很小的范围,这种现象称为程序访问的局部性,可细分为时间局部性和空间局部性。时间局部性是指被访问的某个存储单元在一个较短的时间间隔内很可能又被访问;空间局部性是指被访问的某个存储单元的邻近单元在一个较短的时间间隔内很可能也被访问。

    原因

    因为程序是由指令和数据组成的。指令在主存按顺序存放,其地址连续,循环程序段或子程序通常被重复执行,因此指令的访问具有明显的局部化特性;而数据在主存一般也是连续存放,特别是数组元素,常常被按序重复访问,因此数据也具有明显的访问局部化特征。

    (二)Cache的基本工作原理

    1、Cache通常由告诉存储器、联想存储器、替换逻辑电路和相应的控制线路组成;

    2、主存容量是Cache容量的整数倍,Cache保存的信息只是主存中最活跃的若干块的副本。

    3、Cache的全部功能均由硬件实现,并且对程序员透明。

    4、(1) Cache读写操作 

    Cache的读操作:

    当CPU发出读请求时,如Cache命中就直接对Cache进行读操作;如果不命中,访问主存并把该块信息一次从主存调入cache内。若此时cache已满,则需根据某种替换算法,用这个块替换掉cache中原来的块。

    Cache的写操作:采取相关写策略

    当Cache命中时:有写回法和直达法两种更新策略;

    当不命中时:有取回法和绕写法两种更新策略;

          (2)Cache存储体

    Cache存储体由SRAM构成;

    CPU和Cache之间的数据交换以字为单位,Cache和主存之间的数据交换以数据块为单位;

    Cache存储体的容量和块的大小是影响cache工作效率的重要因素;

    (3)Cache的命中率

    Cache的命中率是指CPU要访问的信息已在Cache内的比率。在一个程序执行期间,设Nc表示cache完成存取的次数,Nm表示主存完成存取的次数,h表示cache的命中率,则:

    (4)平均访问时间

    cache/主存系统的平均访问时间:

    若tc表示命中时cache的访问时间,tm表示未命中时主存的访问时间,h表示cache的命中率,则:  

     

    (5)加速比:  

     

    (6)访问效率: 

     

    5、地址映射的三种方式

    直接映射(directmapping):将一个主存块存储到唯一的一个Cache行。

    全相联映射(fullyassociative mapping):可以将一个主存块存储到任意一个Cache行。

    组相联映射(setassociative mapping):可以将一个主存块存储到唯一的一个Cache组中任意一个行。

    (1)直接映射

    多对一的映射关系,但一个主存块只能拷贝到cache的一个特定行位置上去。

    cache的行号i和主存的块号j有如下函数关系:i=j mod C(C为cache中的总块数)

    优点:硬件简单,容易实现

    缺点:命中率低, Cache的存储空间利用率低

     

    • 主存地址:标记+cache行号+块内地址;
    • Cache行号=主存空间块数/Cache空间块数;
    • Cache地址:Cache块号+块内地址;
    • Cache块编号i=主存块编号MOD每个区的块数;
    • 块号=标记+cache行号

    (2)全相联映射

    主存的一个块直接拷贝到cache中的任意一行上

    优点:命中率较高,Cache的存储空间利用率高

    缺点:线路复杂,成本高,速度低

     

    (3)组相联映射

    将cache分成u组,每组v行,主存块存放到哪个组是固定的,至于存到该组哪一行是灵活的,即有如下函数关系:cache总行数m=u×v       组号q=j mod u

    1)组间采用直接映射,组内为全相联,硬件较简单,速度较快,命中率较高。

    2)每组R个块的组相联映射简称为R路组相联,如r=1,即每组2块的组相联映射称为二路组相联。

    3)组相联映射

    方法一

        主存地址:主存标记位+组号+块内地址;

        主存标记位=主存地址-组地址-块内地址;   

         组相联映射关系为:

         Cache组号i=主存块号j MOD Cache组数Q

    当Q=1时变为全相联映射;当Q=Cache中块数时变为直接映射。

    方法二

    主存地址=区号+组号+组内块号+块内地址;

    区号k=j/(QR);

    组号=Cache块号/每组块号;

    Cache对应块号=主存对应块-QR*主存区号;

    三、存储器与CPU的连接

    存储单元是以字节(byte)为单位,N根地址总线能访问2的N次方个存储单元。于是有32位地址总线可以访问2的32次方个存储单元,即4GB。
     8086处理器字长是16位,它的地址总线是20位,所以能访问2的20次方个存储单元,即1MB。另外一点需要注意的就是,如果有些题目说:按“字”寻址,就说明是存储单元大小为字长的位数,按“字节”寻址,说明存储单元是字节的大小。

    按字编码:存储容量*8bit/字长位数;

    按字节编码:存储容量*8bit/8;

    按半字编码:存储容量*8/(字长位数/2);

    按双字编址:存储容量*8/(2*字长位数)

    注意:地址范围后单位为M

    RAM芯片引脚的数目为:地址线+数据线+片选端+读写控制线;

    RAM芯片并联时可以使存储器宽度增加,串联时可以使存储器地址范围增加;

     


     

     

     

     

     

     

     


     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

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  • 随机访问存储器 我解释一下随机访问的意思。 随机访问:访问任何一个内存单元的速度和它的位置(地址)无关。 随机访问存储器(RAM)分为两类:静态RAM,动态RAM。 静态RAM(SRAM) 静态RAM比动态RAM更快,同时静态RAM也...

    随机访问存储器

    我解释一下随机访问的意思。

    随机访问:访问任何一个内存单元的速度和它的位置(地址)无关。

    随机访问存储器(RAM)分为两类:静态RAM,动态RAM。

    静态RAM(SRAM)

    静态RAM比动态RAM更快,同时静态RAM也更贵。
    因为快,所以经常用来作为高速缓存存储器。只要SRAM处在通电状态下,里面的数据就可以被保存下来。如果没有通电,数据就会丢失。
    SRAM的每一个存储单元(每一个比特位)是用一个6晶体管电路实现的。所以SRAM的存储密度不高。因为SRAM的电路简单,所以访问速度很快

    动态RAM(DRAM)

    DRAM的优势很明显,便宜。
    DRAM用来作为主存以及图形系统的帧缓冲取。
    它和SRAM一样,只有处于通电时,才能保存数据。一旦断电,数据就会被丢失。

    DRAM的每一个存储单元是由一个电容和一个访问晶体管组成。很多原因会导致电容漏电,直接导致的结果就是数据丢失。所以存储系统必须周期性的通过读出,然后重写来刷新存储器的每一位。DRAM的数据访问电路和刷新电路都比SRAM复杂,所以访问速度也就没有SRAM快。

    另外要说的一点:在内存刷新期间,CPU无法访问它。

    只读存储器ROM

    虽然它叫做只读存储器,但是也有部分ROM可写可读。但是整体上称为只读存储器。

    想一个问题,电脑刚开机的时候是从哪里获取数据的?
    前面说过,一旦断电RAM中的数据就会丢失。刚开机的时候刚开始通电,RAM中也就没有数据。它从哪里加载数据呢?

    此时,ROM只读存储器出现了。它不需要刷新,它的内容是预先写入的。就算断电,里面的数据也不会消失。所以我们就可以把一些初始化指令存放在ROM中,这样每次开机的时候,就让CPU处理这块的指令。

    ROM中做了什么呢?

    例如,PC的BIOS(base input output system)例程,硬件的诊断、检测和初始化。

    磁盘存储(外存)

    磁盘是用来保存大量数据的存储设备。虽然存的多,但是速度慢。
    只说慢可能没有什么概念。到底慢多少呢?
    从DRAM中读取比磁盘快10万倍。
    从SRAM中读取比磁盘快100万倍。

    存储器的层级结构

    如图:
    在这里插入图片描述

    存储器层器结构的中心思想

    上图描述了这么多存储设备,每一个存储这本都会和CPU打交道吗?
    不是,每一种存储设备只和它相邻的存储设备打交道。

    对于每一层k,位于k层的存储设备作为k+1层存储设备的缓存。也就是说,位于k层的存储设备只会从k+1层的存储设备中读取数据。

    比如,寄存器(第k层)只会访问L1(k+1层)高速缓存。
    L1(第k层)只会访问L2(k+1层)高速缓存,以此类推。

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  • 存储器层级结构

    千次阅读 2020-05-13 18:36:56
    存储器系统是一个具有不同容量、成本和访问时间的存储设备的层次结构。每一层于下一层相比都拥有较高的速度和较低延迟性,以及较小的容量。 存储器层次结构,对应用程序的性能有着巨大的影响。理解系统是如何将数据...

    1、概述

    存储器系统是一个具有不同容量、成本和访问时间的存储设备的层次结构。每一层于下一层相比都拥有较高的速度和较低延迟性,以及较小的容量

    存储器层次结构,对应用程序的性能有着巨大的影响。理解系统是如何将数据在存储器层次结构中上下移动,可写出更符合系统运行的应用程序,运行更快。

    2、存储器的层次结构

    存储器的层次结构图如下所示:

    在这里插入图片描述
    从顶层往底层走,存储设备变得更慢、更便宜和更大。在最高层L0,是少量快速的CPU寄存器,CPU可在一个时钟周期内访问它们。接下来是一个或多个基于SRAM的高速缓存,可在几个时钟周期内访问它们。在下一层是基于DRAM的主存,可以在几十到几百个时钟周期内访问它们。接下来是速度更慢的本地磁盘…

    3、存储器层次结构中的缓存

    高速缓存(cache) 是一个小而快速的存储设备,它用来存储下一层更大、也更慢的设备中的数据对象的缓冲区域。使用高速缓存的过程称为 缓存(caching)

    对照层次图简单来说: L0 缓存 L1 中的数据,L1 缓存 L2 中的数据,L2 缓存 L3 中的数据,依此类推。

    每层都会拥有多个块(连续数据对象组成的结构),数据总是以块的大小为基本单元在层级之间传递。上一层存储器更小,拥有的块比下一层少很多,只能缓存下层部分数据。如下图所示:

    在这里插入图片描述
    当CPU从存储器中读取数据时,会发生以下几种情况:

    3.1、缓存命中

    缓存命中:当程序需要第 k+1 层的某个数据对象 d 时,它首先在 第 k 层的块中查找 d,如果 d 刚好缓存在 第 k 层。

    3.2、缓存不命中

    缓存不命中:第 k 层 没有缓存数据对象 d。当发生缓存不命中时,第 k 层 从 第 k+1 层取出包含 d 的那个块,来写入或覆盖第 k 层的缓存中。覆盖一个现存的块的过程称为替换或驱逐。被驱逐的这个块称为 牺牲块。

    3.3、缓存不命中的种类

    冷缓存:第 k 层是空的,任何数据都不会命中。

    放置策略:确定把第 k+1 层中取出的块放在哪里。如:随机放置策略。

    冲突不命中:每次访问数据都是不命中状态,是由某些放置策略引起的不命中。

    3.4、缓存管理

    在每一层上,都会有由硬件和软件组成一种逻辑进行缓存管理。不需要程序采取特殊的行动。

    4、局部性原理

    程序倾向于一次又一次地访问相同的数据集合,或倾向于访问邻近的数据集合。这种倾向性,我们称为局部性原理。通常有以下两种形式:

    • 时间局部性:被引用过一次的存储器位置的内容在不远的将来再被多次引用。
    • 空间局部性:如果一个内存位置被引用了一次,那么程序很可能在不远的将来引用附近的一个内存位置。

    一般而言,有良好局部性的程序比局部性差的程序运行得更快。现代计算机系统的各个层次,从硬件到操作系统、在到应用程序,它们的设计都利用了局部性。举例来说:

    int sumvec( int  vec[N])
    {
    	int i , sum = 0;
    	for( i = 0; i < N; i++)
    		sum += vec[i];
    	return sum;
    }
    

    在这个程序中,变量sum,i在每次循环迭代时被引用一次,因此对sum和i来说,有较好的时间局部性。
    对变量vec来说,它是一个int类型数组,循环时按顺序访问vec,因为一个C数组在内存中是占用连续的内存空间。因而的较好的空间局部性.

    再看一个例子:

    int sumarraycols(int array[M][N])
    {
        int i, j, sum = 0;
        for(i = 0; i < N; i++){
            for(j = 0; j < M; j++)
                sum += array[i][j];
        }   
        return sum;
    }
    

    这是一个空间局部性很差的程序。
    假设这个数组是array[3][4],因为C数组在内存中是按行顺序来存放的。所以sumarraycols对每个数组元素的访问顺序成了这样:0, 4, 8, 1, 5, 9…… 7, 11。所以它的空间局部性很差。

    5、总结

    通过上面的介绍可以发现,存储层级天然符合局部性原理;

    利用时间局部性:当缓存了一个对象时,我们并不从缓存中删除,期望后面对该缓存有一系列的访问。

    利用空间局部性:缓存数据时,都是以block块为单位缓存的,期望对该块的其它数据进行访问。

    感谢大家,我是假装很努力的YoungYangD(小羊)

    参考资料:
    《深入理解计算机系统》
    https://www.cnblogs.com/yaoxiaowen/p/7805661.html

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  • 存储器 分层的存储体系 虚拟存储器 寄存器与缓存 冯·诺依曼体系结构
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  • 计算机组成原理

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空空如也

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存储器分层体系结构