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  • 2021-10-10 14:52:17

    存算一体化架构设计

            以各种传统工艺(如SRAM、NorFlash)或新型忆阻器工艺(如FeRAM、ReRAM、PCM和MRAM)制作器件构建存储阵列,将神经网络权值参数直接存储在阵列内部,并以模拟信号的形式并行执行大规模矩阵乘法。以典型的存算一体化硬件架构为例,向量以电压形式驱动阵列字线(行),利用电压乘以电导(按照DNN的权值对忆阻器阻值进行编程)等于电流,并且电流在位线(列)自然汇聚相加的电流定律,一次读操作即可完成向量与矩阵的乘加操作。这种方法不但提高了矩阵乘法的并行度,而且避免了反复从DDR读取DNN的权重,进一步提高了架构的能效比。然而,单纯从硬件架构中挖掘并行性和数据可复用性,能效比很快就到达极致,性能提升将会遇到瓶颈;

    基于存算一体架构的稀疏方案

            存算一体化架构的执行单元通常以阵列的形式组织,非结构化剪枝产生随机分布的零,难以通过编码压缩部署在阵列上。存储权重的忆阻器件或者各种SRAM单元将同时参与计算流,这种操作数与运算器的硬件耦合导致无法实现跳零架构。因此我们主要以规则的行、列以及块的规则形状剪枝或量化DNN模型。

            此外,为了进一步压缩深度卷积神经网络模型的规模,还可以在剪枝稀疏后的网络基础上进行知识蒸馏等操作;即在剪枝稀疏的过程中,增加通道剪枝的比例,这一步会导致模型的精度下降,但是可以通过知识蒸馏这一方法来retrain,让模型精度有所回升;

            上述的剪枝、知识蒸馏以及量化的方法都是彼此正交的,即这些方法可以叠加,用来同时优化模型。

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    文 / Amir Yazdanbakhsh,Google Research 研究员

    机器学习 (ML) 近期取得了长足进步,而促成这一进步的关键因素便是自定义加速器的研发(例如 Google TPU 和 Edge TPU)。自定义加速器能够显著提高可用算力,从而解锁各种功能,如 AlphaGo、RankBrain、WaveNets 和对话代理。计算能力的提升,也进一步提高了神经网络训练和推理的性能,从而可以在视觉、语言、理解和自动驾驶汽车等广泛应用中实现更多新的可能。

    • Google TPU
      https://cloud.google.com/tpu

    • AlphaGo
      https://deepmind.com/blog/article/alphago-zero-starting-scratch

    为维持进步的势头,硬件加速器生态系统必须继续在架构设计上进行创新,并适应快速发展的 ML 模型和应用。要实现这一点,我们需要评估许多不同的加速器设计点,而每个点不仅可以提高计算能力,还可以解锁新的能力。这些设计点通常可根据各种软硬件因素(如内存容量、不同级别的计算单元数量、并行性、互连网络、流水线、软件映射等)来参数化。这是一项艰巨的优化任务,因为搜索空间会呈指数级增长1 ,而目标函数(例如,更低的延迟和/或更高的能效)需要耗费大量的计算能力以通过模拟或合成来进行评估,这使得找到可行的加速器配置具有一定的挑战性。

    在 “Appllo:可迁移架构探索 (Apollo: Transferable Architecture Exploration)” 一文中,我们介绍了我们在 ML 驱动的自定义加速器设计方面的研究进展。虽然近期的研究已经证明利用 ML 可以加快低阶布局规划过程(在这一过程中,硬件组件的空间布局和连接将在硅中进行),但在此研究中,我们会专注于将 ML 融合到高阶系统规范和架构设计阶段,该阶段是影响芯片整体性能的关键因素,而在此阶段建立的设计元素将能够控制高阶的功能。我们的研究表明 ML 算法能够促进对架构的探索,帮助在一系列深度神经网络中找出高性能架构,并且领域涵盖图像分类、目标检测、OCR 和语义分割。

    • Appllo:可迁移架构探索
      http://arxiv.org/abs/2102.01723

    • 近期的研究
      https://ai.googleblog.com/2020/04/chip-design-with-deep-reinforcement.html

    架构搜索空间和工作负载

    在进行架构探索时,我们的目标是为一组工作负载找到一组可行的加速器参数,从而在一组可选的用户定义约束条件下使所需的目标函数(例如,运行时的加权平均值)的值最小化。然而,架构搜索的流形决定了搜索过程通常会包含许多无法从软件映射到硬件的设计点。其中一些是先验已知的设计点,可以通过用户将其制定为优化约束条件来绕过(例如,在面积预算2 约束的情况下,总内存大小不能超过预定义的限制)。但是,由于架构和编译器的相互影响以及搜索空间的复杂性,有些约束条件可能无法正确地制定到优化中,因此编译器可能无法为目标硬件找到可行的软件映射。在优化问题中,这些不可行的设计点难以制定,并且一般在整个编译器通过之前始终为未知。因此,架构探索的主要挑战之一是如何有效地避开不可行的设计点,以最少次数的周期精确架构模拟对搜索空间进行有效探索

    下图显示了目标 ML 加速器的整体架构搜索空间。该加速器包含一个二维的处理元件 (Processing Elements, PE) 阵列,每个处理元件以单指令流多数据流 (SIMD) 的方式执行一组算术计算。每个 PE 的主要架构组件是处理核心,这些核心包含多个用于 SIMD 操作的计算通道。每个 PE 中都有供其所有计算核心共享的共享内存(PE 内存),主要用于存储模型激活、部分结果和输出,而供单个核心使用的内存则主要用于存储模型参数。每个核心都有多条具有多路乘法累加 (MAC) 单元的计算通道。而模型每个计算周期的结果要么回存到 PE 内存中以用于进一步计算,要么卸载回 DRAM 中。

    用于架构探索的 ML 加速器(基于模板)概览

    优化策略

    在这项研究中,我们针对架构探索,探究了四种优化策略:

    • 随机:对架构搜索空间进行均匀的随机采样。

    • Vizier:将贝叶斯优化用于目标函数评估时间较长(例如硬件模拟,可能需要几个小时才能完成)的搜索空间的探索。利用来自搜索空间的采样点集合,贝叶斯优化可形成一个替代函数(通常用高斯过程来表示),该函数可用于模拟搜索空间的流形。在替代函数值的引导下,贝叶斯优化算法会在探索和利用中进行权衡,决定是对流形中有希望的区域进行更多的采样(即利用),还是对搜索空间中未见的区域进行更多的采样(即探索)。然后,优化算法会使用这些新采样的点进一步更新替代函数,以更好地模拟目标搜索空间。Vizier 使用预期的改进 (Expected Improvement) 作为其核心采集函数。

    • Vizier
      https://static.googleusercontent.com/media/research.google.com/en//pubs/archive/46180.pdf

    • 预期的改进
      https://proceedings.neurips.cc/paper/2011/file/86e8f7ab32cfd12577bc2619bc635690-Paper.pdf

    • 进化:使用具有 k 个个体的群体进行进化搜索,其中每个个体的基因组对应一个离散的加速器配置序列。新个体的产生方式为:利用 tournament selecting(联赛选择)方法从群体中为每个个体选择两个亲本,以一定的交叉率重组其基因组,并以一定的概率对重组后的基因组进行突变。

    • 进化
      https://arxiv.org/pdf/2006.03227.pdf

    • tournament selecting
      https://wpmedia.wolfram.com/uploads/sites/13/2018/02/09-3-2.pdf

    • 基于群体的黑盒优化 (P3BO):使用已被证明可以提高样本效率和稳健性的优化方法集合,包括进化和基于模型的方法。采样得到的数据在集合中的优化方法之间进行交换,而优化器则根据其性能历史记录进行加权以生成新的配置。我们在研究中使用的是 P3BO 的一个变体,该变体中优化器的超参数使用进化搜索动态更新。

    • 基于群体的黑盒优化
      https://arxiv.org/pdf/2006.03227.pdf

    加速器搜索空间嵌入向量

    为更好地呈现每个优化策略在导航加速器搜索空间中的有效性,我们使用 t-分布式随机邻域嵌入 (t-SNE) 将探索的配置映射到整个优化范围内的二维空间中。我们将所有实验的目标(回报)定义为每个加速器区域的吞吐量(推理/秒)。在下图中, x 和 y 轴表示嵌入空间的 t-SNE 组件(嵌入向量 1 和嵌入向量 2)。星形和圆形标记分别表示不可行(零回报)和可行的设计点,可行设计点的大小与其回报相对应。

    果不其然,随机策略以均匀分布的方式搜索该空间,最终在设计空间中找到了极少的可行设计点。

    可视化后的图像呈现了通过随机优化策略(最高回报 = 0.96)探索的设计点(约 4000 个)的 t-SNE 组件。最高回报点(红色十字标记)在动画的最后一帧突出显示

       

    与随机采样方法相比,Vizier 默认的优化策略在探索搜索空间和寻找更高回报(1.14 对比 0.96)的设计点之间取得了良好的平衡。然而,这种方法往往会卡在不可行的区域,虽然确实找到了几个具有最高回报的设计点(用红色十字标记表示),但在探索的最后一次迭代中,该方法找到的可行设计点很少。

    与上文图片相同,但使用的是 Vizier 默认优化策略(最高回报 = 1.14)。最高回报点(红色十字标记)在动画的最后一帧突出显示

    而进化策略则是在优化的很早的时候就找到了可行的解,并在其周围形成了可行设计点的集群。因此,这种方法主要做的是浏览可行区域(绿圈),并有效避开不可行的设计点。此外,进化搜索也能够找到更多具有最高回报的设计方案(用红色十字表示)。该方法能够提供多种具有高回报的解决方案,可以让设计者灵活探索各种具有不同设计权衡的架构。

    与上文图片相同,但使用的是进化优化策略(最高回报 = 1.10)。最高回报点(红色十字标记)在动画的最后一帧突出显示

    最后,基于群体的优化方法 (P3BO) 以更有针对性的方式(具有高回报点的区域)对设计空间进行探索,以找到最优解。P3BO 策略在约束条件较严(如不可行的设计点较多的情况)的搜索空间中找到了具有最高回报的设计点,显示出了其在浏览大量不可行点的搜索空间中的有效性。

    与上文图片相同,但使用的是 P3BO 优化策略(最高回报 = 1.13)。最高回报点(红色十字标记)在动画的最后一帧突出显示

    不同设计约束条件下的架构探索

    我们还研究了不同面积预算约束条件下(6.8 mm2、5.8 mm2 和 4.8 mm2)各优化策略的效益。下面的小提琴图 (Violin plots) 显示了在优化结束时(经过 10 次运行,每次 4000 次试验后),在所研究的优化策略中,最高可实现回报的完整分布。较宽的部分代表了有较高概率在特定的给定回报下观察到可行的架构配置。这意味着我们倾向于能够增加回报较高(性能较高)点的宽度的优化算法。

    架构探索中表现最好的两种优化策略分别是“进化”和 P3BO,这两种策略都能在多次运行中提供具有高回报和稳健性的解决方案。通过研究不同的设计约束条件,我们观察到,当面积预算约束条件收紧时,P3BO 优化策略会产生更多具有高性能的解。例如,当面积预算约束条件设置为 5.8 mm2 时,P3BO 找到的设计点的回报(吞吐量/加速器面积)为 1.25,优于其他所有优化策略。当面积预算约束条件设置为 4.8mm2 时,我们也观察到了同样的趋势,在多次运行中,该策略找到的点的回报略高,且稳健性更好(变异性更小)。

    小提琴图显示了在 6.8 mm2 的面积预算下,经过 4000 次试验评估后,10 次运行中各优化策略的最大可实现回报的完整分布。P3BO 和进化算法能够得到更多具有高性能的设计(具有更宽的部分)。x 和 y 轴分别表示所研究的优化算法,以及对比基线加速器得到的增速(回报)的几何平均值

    与上文图片相同,但面积预算约束为 5.8 mm2

       

    与上文图片相同,但面积预算约束为 4.8 mm2

       

    结论

    虽然 “Apollo” 一文朝更好理解加速器设计空间和构建更高效的硬件迈出了第一步,但发明具有新功能的硬件加速器仍然是一个充满未知的领域,同时也是新的前沿趋势。我们相信,这项研究会是一条令人振奋的前进之路,可以进一步探索由 ML 驱动,且适用于跨计算栈架构设计和协同优化(如编译器、映射和调度)的技术,以发明出能够适用于下一代应用的高效加速器。

    致谢

    这项研究由 Amir Yazdanbakhsh、Christof Angermueller 和 Berkin Akin 合作完成。我们还要感谢 Milad Hashemi、Kevin Swersky、James Laudon、Herman Schmit、Cliff Young、Yanqi Zhou、Albin Jones、Satrajit Chatterjee、Ravi Narayanaswami、Ray (I-Jui) Sung、Suyog Gupta、Kiran Seshadri、Suvinay Subramanian、Matthew Denton,以及 Vizier 团队的帮助和支持。

    1. 在我们的目标加速器中,设计点的总数约为 5 x 108。↩

    2. 芯片面积大约为芯片上所有硬件元件的总和,包括片上存储、处理引擎、控制器、I/O 引脚等。 ↩

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    ARM、MIPS、PowerPC 均是基于精简指令集RISC机器处理器的架构
    X86是基于复杂指令集的架构,Atom则基于是x86指令集的精简版

    ARM架构

    ARM架构,过去称作进阶精简指令集机器(Advanced RISC Machine,更早称作:Acorn RISC Machine),是一个32位精简指令集(RISC)处理器架构,其广泛地使用在许多嵌入式系统设计。由于节能的特点,ARM处理器非常适用于行动通讯领域,符合其主要设计目标为低耗电的特性。

    • 优势:价格低;能耗低;
    • ARM 授权方式:ARM 公司本身并不靠自有的设计来制造或出售 CPU ,而是将处理器架构授权给有兴趣的厂家。
    • 生产厂商:TI (德州仪器)/Samsung(三星)/Freescale(飞思卡尔)/Marvell(马维尔)/Nvidia(英伟达)

    ARM家族占了所有32位嵌入式处理器75%的比例,使它成为占全世界最多数的32位架构之一。ARM处理器可以在很多消费性电子产品上看到,从可携式装置(PDA、移动电话、多媒体播放器、掌上型电子游戏,和计算机)到电脑外设

    x86系列/Atom处理器

    x86是英代尔Intel首先开发制造的一种微处理器体系结构的泛称。
    x86架构是重要地可变指令长度的CISC(复杂指令集电脑,Complex Instruction Set Computer)。

    • 常见的CISC微指令集CPU主要有AMD、Intel、VIA 等的 x86 架构CPU
    • 那为何称为 x86 架构呢? 这是因为最早的那颗 Intel 发展出来的 CPU 代号称为 8086,后来依此架构又开发出 80286, 80386…, 因此这种架构的 CPU 就被称为 x86 架构了。
    • 不同的 x86 架构的 CPU 有什么差异呢?除了 CPU 的整体结构(如第二层快取、每次运作可执行的
      指令数等)之外,主要是在于微指令集的不同。新的x86的 CPU 大多含有先进的微指令集, 这些微
      指令集可以加速多媒体程序的运作,加强虚拟化的效能。

    Intel Atom(中文:凌动,开发代号:Silverthorne)是Intel的一个超低电压处理器系列。处理器采用45纳米工艺制造,集成4700万个晶体管。L2缓存为512KB,支持SSE3指令集,和VT虚拟化技术(部份型号)。

    MIPS系列

    MIPS是很流行的一种RISC处理器。MIPS的意思是“无内部互锁流水级的微处理器”(Microprocessor without interlocked piped stages),其机制是尽量利用软件办法避免流水线中的数据相关问题。
    与英特尔采用的复杂指令系统计算结构(CISC)相比,RISC具有设计更简单、设计周期更短等优点,并可以应用更多先进的技术,开发更快的下一代处理器。
    MIPS自己只进行CPU的设计,之后把设计方案授权给客户,使得客户能够制造出高性能的CPU。

    PowerPC系列

    PowerPC 是一种精简指令集(RISC)架构的中央处理器(CPU)
    PowerPC架构的特点是可伸缩性好、易嵌入、方便灵活、能耗低。PowerPC 处理器有广泛的应用范围(如任天堂 Gamecube 使用了 PowerPC)。

    RISC:RISC(Reduced Instruction Set Computer,精简指令集计算机)是一种执行较少类型计算机指令的微处理器,起源于80年代的MIPS主机(即RISC机),RISC机中采用的微处理器统称RISC处理器。这样一来,它能够以更快的速度执行操作(每秒执行更多百万条指令,即MIPS)。因为计算机执行每个指令类型都需要额外的晶体管和电路元件,计算机指令集越大就会使微处理器更复杂,执行操作也会更慢。

    • 性能特点一:由于指令集简化后,流水线以及常用指令均可用硬件执行;
    • 性能特点二:采用大量的寄存器,使大部分指令操作都在寄存器之间进行,提高了处理速度;
    • 性能特点三:采用缓存—主机—外存三级存储结构,使取数与存数指令分开执行,使处理器可以
    • 成尽可能多的工作,且不因从存储器存取信息而放慢处理速度。
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    存算一体,或存内计算,是指将传统冯诺依曼架构中以计算为中心的设计,转变为以数据存储为中心的设计,也就是利用存储器对数据进行运算,从而避免数据搬运产生的“存储墙”和“功耗墙”,极大提高数据的并行度和能量效率。这种架构特别适用于要求大算力、低功耗的终端设备,如可穿戴设备、移动设备、智能家居等。

    1. 冯诺依曼架构的局限

     首先是性能。

    经典的冯诺依曼架构下,数据的存储和计算是分开的,处理器CPU存储器之间通过数据总线进行数据交换。但由于处理器和存储器的内部结构、工艺和封装不同,二者的性能也存在很大的差别。从1980年开始,处理器和存储器的性能差距不断拉大,存储器的访问速度远远跟不上CPU的数据处理速度,这就在存储器和处理器之间行程了一道“存储墙”,严重制约了芯片的整体性能提升。

     

    其次是功耗。

    如前所述,由于处理器和存储器的分离,在处理数据的过程中,首先需要将数据从存储器通过总线搬运到处理器,处理完成后,再将数据搬运回存储器进行存储。数据在搬运过程中的能耗是浮点运算的4~1000倍。随着半导体工艺的进步,虽然总体功耗下降,但是数据搬运所占的功耗比越来越大。据研究显示,在7nm时代,访存功耗和通信功耗之和占据芯片总功耗的63%以上。

    由于以上存储墙和功耗墙两种瓶颈的存在,传统的冯诺依曼架构已经不再适应以大数据计算为主的AIoT场景,对于新型计算架构的需求因此应运而生。

    2. 解决思路

    针对新型计算架构的设计,研究者们提出了多种解决方法,大体分为三类:

    (1) 高速带宽数据通信,包括光互连、2D/3D堆叠。

    高速带宽数据通信主要通过提高通信带宽缓解存储墙问题。光互连技术可以实现数据的高速传输,降低功耗。2.5D/3D堆叠技术是将多个芯片堆叠在一起,通过增大并行宽度或利用串行传输提升通信带宽。

    (2) 近存储运算。

    近存储计算的基本做法是将数据存储尽量靠近计算单元,从而降低数据搬运的延迟和功耗。目前,近存储运算的架构主要包括多级缓存架构和高密度片上存储。

    (3) 存算一体,即存储器本身的算法嵌入。

    存算一体或者存内计算的核心思想是,通过对存储器单元本身进行算法嵌入,使得计算可以在存储器单元内完成。

    功耗对比

    传统片外存储、近存储计算以及存内计算的功耗对比可参考下图:

    图片来源:青源 LIVE 第 28 期 | 下一代AI芯片—存内计算的硬核与软着陆_哔哩哔哩_bilibili

    3. 存算一体芯片特性

    前面我们提到,存算一体的核心思想,是通过在存储单元本身进行算法嵌入,具体来说,主要就是将AI模型的权重数据存储在内存单元中,然后对内存的核心电路进行设计,使得数据流动的过程就是输入数据和权重在模拟域做点乘的过程,相当于实现输入的带权重累加,也就是卷积运算。由于卷积运算是深度学习算法的核心组成单元,因此存算一体非常适合深度学习。该架构彻底消除了访存延迟,并极大降低了功耗,是一种真正意义上的存储和计算的融合。同时,由于计算完全耦合于存储,因此可以开发更细粒度的并行性,获得更高的性能和能效。

     图片来源:青源 LIVE 第 28 期 | 下一代AI芯片—存内计算的硬核与软着陆_哔哩哔哩_bilibili

    4. 存算一体芯片现状

    (1) 技术实现方式

    根据存储期间的易失性分类,存算一体技术的实现方式大致可分为两种,

    • 基于易失性、现有工艺成熟的SRAM、DRAM实现; 
    • 基于非易失性、新型存储器如相变存储器PCM、阻变存储器RRAM/忆阻器ReRAM、浮栅器件或闪存Flash来实现。

    易失性存储器SRAM和DRAM工艺成熟,是目前商业化的主要存储器产品。因此,很多的厂商和研究机构开始基于SRAM和DRAM展开存内计算的研究。但由于目前存储器和处理器的制造工艺不同,尚不能在处理性能和存储容量之间取得一个良好的平衡。

    非易失性存储器包括自旋矩磁存储器STTRAM、相变存储器PCM、阻变存储器RRAM等,这些存储器的研究在近十几年也取得了较快的发展,容量不断增大,且具有对计算和存储的天然融合性,研究者们也开始考虑基于非易失性存储器构建存算一体系统的可能性。但由于相应的厂商和工艺尚未成熟,距真正的商用还有一定的距离。

    (2) 竞争格局

    近几年,国内外涌现了多家存算一体初创企业。

    国外比较有名的存算一体初创企业包括Mythic、Syntiant。另外,老牌巨头三星也基于HBM2 DRAM开发了其存算一体技术。

    国内的企业更是百花齐放,包括知存科技(基于Flash)、闪亿半导体(基于忆阻器PLRAM)、新忆科技(基于RRAM)、恒烁半导体(基于NOR Flash)、后摩智能(研究方向包括SRAM/MRAM/RRAM)、九天睿芯(基于SRAM)等。另外,还有阿里平头哥(基于DRAM的3D键合堆叠)。

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空空如也

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