精华内容
下载资源
问答
  • 在电路设计中,我们把连接到VCC的电阻叫做上拉电阻,把连接到GND的电阻叫做下拉电阻。而在数字电路中,信息是通过数学逻辑“1”和“0”l来表示的。在模拟电路转数字电路中,我们把高电平定为“1”,低电平定义为“0...

    在电路设计中,我们把连接到VCC的电阻叫做上拉电阻,把连接到GND的电阻叫做下拉电阻。而在数字电路中,信息是通过数学逻辑“1”和“0”l来表示的。在模拟电路转数字电路中,我们把高电平定为“1”,低电平定义为“0”。在电路设计时如果存在未知的状态,这将对数字信息的产生不确定的因素,因此在电路设计中上拉电阻和下拉电阻可以消除这些不确定的因素。
    一、输入电路

    1. 按键电路为例

    轻触开关没有按下时,电路图B中由于输入端口B由于受上拉电阻影响,电平为确定的高电平;在电路图A中由于没有上拉电阻输入端口A的电平是未知的
    在这里插入图片描述在这里插入图片描述同理,在电路图C中没有加入下拉电阻,在轻触开关没有按下时,输入端口C却是未知状态。电路图D加入了下拉电阻,输入端口D受下拉电阻影响,可以确定为低电平。
    在这里插入图片描述在这里插入图片描述
    单片机的输入端口一般可以设置为内部上拉或者下拉,此时,外部的上拉或者下拉电阻可以省略,但有些单片机输入口是开漏输入的,这时候就要在外部放置上拉或者下拉电阻了。

    二、输出电路
    2、三极管电路

    电路图A没有加入上拉电阻,输出的电平信号也是未知的;在电路图B中 存在上拉电阻,输出端口B受上拉电阻影响,当三极管导通时,输出端口B为低电平,三极管截止时,输出端口B为高电平

    在这里插入图片描述在这里插入图片描述电路C没有加入下拉电阻,输出端口C的状态也是未知的;电路图D中存在下拉电阻,输出端口D在三极管导通时为高电平,三极管截止时为低电平。
    在这里插入图片描述在这里插入图片描述

    三、实际应用
    (1)以三极管驱动继电器为例
    建议在三极管的基极(b)加入下拉或者上拉电阻,NPN型三极管加入下拉,PNP型三极管加入上拉电阻。在没有驱动信号的时候,加入上拉电阻或者下拉电阻,可以有效的钳制三极管的基极(b)的信号,避免意外导通。

    在这里插入图片描述在这里插入图片描述(2)三极管驱动LED
    建议在三极管的基极(b)加入下拉或者上拉电阻,NPN型三极管加入下拉,PNP型三极管加入上拉电阻。如果没有加入上拉电阻或下拉电阻,在三极管截止的时候,按理LED是熄灭的,但当三极管基极(b)有微弱感应信号时,三极管会微弱导通,导致LED有微弱发光的情况。

    在这里插入图片描述在这里插入图片描述

    展开全文
  • 今日说“法”:上拉、下拉电阻那点事 欢迎大侠来到FPGA技术江湖新栏目今日说“法”,当然,在这里我们肯定不是去研究讨论法律法规知识,那我们讨论什么呢,在这里我们讨论的是产品研发以及技术学习时一些小细节小...

    今日说“法”:上拉、下拉电阻那点事

     

    欢迎大侠来到FPGA技术江湖新栏目今日说“法”,当然,在这里我们肯定不是去研究讨论法律法规知识,那我们讨论什么呢,在这里我们讨论的是产品研发以及技术学习时一些小细节小方法等,欢迎大家一起学习交流,有好的灵感以及文章随笔,欢迎投稿,投稿请标明笔名以及相关文章,投稿接收邮箱:1033788863@qq.com。今天带来的是“上拉电阻下拉电阻那点事”,话不多说,上货。

    在电路设计中,相信大家总见到上拉电阻和下拉电阻这两个名字,但是不知道各位对他们有没有详细的了解,咱们今天就来聊聊上拉、下拉电阻那点事。首先,先看看定义怎么说。

    一、定义

    上拉就是将不确定的信号通过一个电阻钳位在高电平,电阻同时起限流作用,下拉同理。上拉是对器件注入电流,下拉是输出电流;弱强只是上拉电阻的阻值不同,没有什么严格区分;对于非集电极(或漏极)开路输出型电路(如普通门电路)提升电流和电压的能力是有限的,上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。

    二、上下拉电阻作用

    1、提高电压准位:

    a. 当 TTL 电路驱动 COMS 电路时,如果 TTL 电路输出的高电平低于 COMS 电路的最低高电平(一般为 3.5V), 这时就需要在TTL 的输出端接上拉电阻,以提高输出高电平的值。

    b. OC 门电路必须加上拉电阻,以提高输出的高电平值。

    2、加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。

    3、N/A pin 防静电、防干扰:在COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗, 提供泄荷通路。同时管脚悬空就比较容易接受外界的电磁干扰。

    4、电阻匹配,抑制反射波干扰:长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。

    5、预设空间状态/缺省电位:在一些 CMOS 输入端接上或下拉电阻是为了预设缺省电位。当你不用这些引脚的时候,这些输入端下拉接 0 或上拉接 1。在I2C总线等总线上,空闲时的状态是由上下拉电阻获得。

    6.提高芯片输入信号的噪声容限:输入端如果是高阻状态,或者高阻抗输入端处于悬空状态,此时需要加上拉或下拉,以免收到随机电平而影响电路工作。同样如果输出端处于被动状态,需要加上拉或下拉,如输出端仅仅是一个三极管的集电极。从而提高芯片输入信号的噪声容限增强抗干扰能力。

    电源到元件间的叫上拉电阻,作用是平时使该脚为高电平地到元件间的叫下拉电阻,作用是平时使该脚为低电平上拉电阻和下拉电阻的范围由器件来定(我们一般用10K) 。

    一般来说上拉或下拉电阻的作用是增大电流,加强电路的驱动能力。比如说51的p1口,还有,p0口必须接上拉电阻才可以作为io口使用。

    上拉和下拉的区别是一个为拉电流,一个为灌电流。一般来说灌电流比拉电流要大,也就是灌电流驱动能力强一些。

    三、上拉电阻阻值的选择原则

    1、从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。

    2、从确保足够的驱动电流考虑应当足够小;电阻小,电流大。

    3、对于高速电路,过大的上拉电阻可能边沿变平缓,综合考虑。

    以上三点,通常在1k到10k之间选取,对下拉电阻也有类似道理。

    四、原理

    上拉电阻实际上是集电极输出的负载电阻。不管是在开关应用和模拟放大,此电阻的选择都不是拍脑袋的。工作在线性范围就不多说了,在这里是讨论的是晶体管是开关应用,所以只谈开关方式。找个TTL器件的资料单独看末级就可以了,内部都有负载电阻根据不同驱动能力和速度要求这个电阻值不同,低功耗的电阻值大,速度快的电阻值小。但芯片制造商很难满足应用的需要不可能同种功能芯片做许多种,因此干脆不做这个负载电阻,改由使用者自己自由选择外接,所以就出现OC、OD输出的芯片。

    由于数字应用时晶体管工作在饱和和截止区,对负载电阻要求不高,电阻值小到只要不小到损坏末级晶体管就可以,大到输出上升时间满足设计要求就可,随便选一个都可以正常工作。但是一个电路设计是否优秀这些细节也是要考虑的。集电极输出的开关电路不管是开还是关对地始终是通的,晶体管导通时电流从负载电阻经导通的晶体管到地,截止时电流从负载电阻经负载的输入电阻到地。

    如果负载电阻选择小点功耗就会大,这在电池供电和要求功耗小的系统设计中是要尽量避免的,如果电阻选择大又会带来信号上升沿的延时,因为负载的输入电容在上升沿是通过无源的上拉电阻充电,电阻越大上升时间越长,下降沿是通过有源晶体管放电,时间取决于器件本身。因此设计者在选择上拉电阻值时,要根据系统实际情况在功耗和速度上兼顾。

    从IC(MOS工艺)的角度,分别就输入/输出引脚做一解释。

    1、对芯片输入管脚,若在系统板上悬空(未与任何输出脚或驱动相接)是比较危险的。因为此时很有可能输入管脚内部电容电荷累积使之达到中间电平(比如1.5V),而使得输入缓冲器的PMOS管和NMOS管同时导通,这样一来就在电源和地之间形成直接通路,产生较大的漏电流,时间一长就可能损坏芯片,并且因为处于中间电平会导致内部电路对其逻辑(0或1)判断混乱。接上上拉或下拉电阻后,内部电容相应被充(放)电至高(低)电平,内部缓冲器也只有NMOS(PMOS)管导通, 不会形成电源到地的直流通路。(至于防止静电造成损坏, 因芯片管脚设计中一般会加保护电路, 反而无此必要)。

    2、对于输出管脚:

    • 1)正常的输出管脚(push-pull型),一般没有必要接上拉或下拉电阻。

    • 2)OD或OC(漏极开路或集电极开路)型管脚,这种类型的管脚需要外接上拉电阻实现线与功能(此时多个输出可直接相连。典型应用是:系统板上多个芯片的INT(中断信号)输出直接相连,再接上一上拉电阻, 然后输入MCU的INT引脚, 实现中断报警功能)。

    其工作原理是:

    在正常工作情况下,OD型管脚内部的NMOS管关闭, 对外部而言其处于高阻状态,外接上拉电阻使输出位于高电平(无效中断状态);当有中断需求时,OD型管脚内部的NMOS管接通, 因其导通电阻远远小于上拉电阻,使输出位于低电平(有效中断状态)。针对MOS电路上下拉电阻阻值以几十至几百K为宜。

    (注: 此回答未涉及TTL工艺的芯片,也未曾考虑高频PCB设计时需考虑的阻抗匹配,电磁干扰等效应。)

    1、芯片引脚上注明的上拉或下拉电阻,是指设计在芯片引脚内部的一个电阻或等效电阻。设计这个电阻的目的,是为了当用户不需要用这个引脚的功能时,不用外加元件,就可以设置这个引脚到缺省的状态。而不会使 CMOS 输入端悬空。使用时要注意如果这个缺省值不是你所要的, 你应该把这个输入端直接连到你需要的状态。

    2、这个引脚如果是上拉的话,可以用于 "线或" 逻辑. 外接漏极开路或集电极开路输出的其他芯片,组成负逻辑或输入。如果是下拉的话,,可以组成正逻辑 "线或",但外接只能是 CMOS 的高电平漏极开路的芯片输出,这是因为 CMOS 输出的高,低电平分别由PMOS 和 NMOS 的漏极给出电流,可以做成 P 漏开路或 N 漏开路。而 TTL 的高电平由源极跟随器输出电流,不适合 "线或"。

    3、TTL 到 CMOS 的驱动或反之,原则上不建议用上下拉电阻来改变电平,最好加电平转换电路。如果两边的电源都是 5 伏,可以直接连但影响性能和稳定,尤其是 CMOS 驱动 TTL 时。两边逻辑电平不同时,一定要用电平转换. 电源电压 3 伏或以下时,建议不要用直连更不能用电阻拉电平。

    4、芯片外加电阻由应用情况决定,但是在逻辑电路中用电阻拉电平或改善驱动能力都是不可行的,需要改善驱动应加驱动电路。改变电平应加电平转换电路,包括长线接收都有专门的芯片。

    【QQ交流群】

    群号:173560979,进群暗语:FPGA技术江湖粉丝。

    多年的FPGA企业开发经验,各种通俗易懂的学习资料以及学习方法,浓厚的交流学习氛围,QQ群目前已有1000多名志同道合的小伙伴,无广告纯净模式,给技术交流一片净土,从初学小白到行业精英业界大佬等,从军工领域到民用企业等,从通信、图像处理到人工智能等各个方向应有尽有。

    【微信交流群】

    现微信交流群已建立08群,人数已达数千人,欢迎关注“FPGA技术江湖”微信公众号,可获取进群方式。

    后续会持续更新,带来Vivado、 ISE、Quartus II 、candence等安装相关设计教程,学习资源、项目资源、好文推荐等,希望大侠持续关注。

    江湖偌大,继续闯荡,愿大侠一切安好,有缘再见!

    展开全文
  • 51单片机之上拉与下拉电阻

    千次阅读 2021-01-03 21:12:44
    加一个下拉电阻,P0.x就为低电平。 3.3 STM32引脚的结构 STM32管脚在输入状态下,需要选择是上拉(pull up)还是下拉(pull down)。 在上拉的情况下,默认输入是高电平; 在下拉的情况下,默认输入是低电平。

    1 基础知识

    1.1 三极管

    三极管的类型有两种:PNP与NPN

     

    三极管的简化理解:

    基极(B)是一个开关,

    当开关打开时,集电极(C)与发射极(E)就导通了;

    当开关闭合时,集电极(C)与发射极(E)就断开了。

    导通方向的判定:

    (NPN管)箭头是C指向E,电流就从C流向E;

    (PNP管)箭头是E指向C,电流就从E流向C,要注意控制端电流的方向。

     1.2 场效应晶体管

     

    场效应管的电流方向:

    N型沟道场效应管漏极电流是从D流向S的;

    P型沟道场效应管漏极电流是从S流向D的;

    G上没有电流,场效应管是通过电压控制导通与关断的。

     

    2 输出模式

    2.1 开集输出

    单片机在输出模式下,集电极直接与输出相连就叫开集输出。

    2.2 开漏输出

     

    单片机在输出模式下,漏极直接与输出相连就叫开漏输出。

    2.3 推挽输出

    推挽输出的电路如下图所示。

     

    推挽输出电路由一个NPN三极管和一个PNP三极管组成。

    在任何时刻只有一个管子导通。

    Q3导通时,输出高电平;

    Q4导通时,输出低电平。

      

     

    3 上拉电阻

    3.1 P1口

    下图是AT89S51单片机的P1管脚结构图,内部自带上拉电阻。

     

     

    下图是STC90C51RC-RD P1/P2/P3/P4口的结构

     

     

     对于上图的解释:

    1.栅极画圆圈表示PMOS管,不画圆圈表示NMOS管。PMOS管低电平导通,NMOS管高电平导通,反之截止。

    2.一导线穿过去表示这两个场效应管的G极是连接在一起的方便画法。

    3.可以理解为带锁存功能的寄存器,如果操作端口寄存器=1,当端口外部接地并不会改变寄存器状态。以常用的按键为例:按下为0,松手恢复为1。

    4.如果操作端口寄存器=0,画圈的NMOS管导通,上面三个PMOS管截止,端口到地等效电阻几十毫欧,可以理解为接地。

     

    在输出情况下:

    当场效应管T导通时,P1.n口为低电平;

    当场效应管T不导通时,P1.n口为高电平。

     

    3.2 P0口

    当P0作为输出时

    上面一个场效应管是不导通的,下面一个场效应管可以控制导通与不导通。

    当下面场效应管导通时,P0.x输出低电平;

    当下面场效应管不导通时,P0.x为高阻态。

    当下面场效应管不导通时:

    加一个上拉电阻,P0.x就为高电平;

    加一个下拉电阻,P0.x就为低电平。

    3.3 STM32引脚的结构

     

     

    STM32管脚在输入状态下,需要选择是上拉(pull up)还是下拉(pull down)。

    在上拉的情况下,默认输入是高电平;

    在下拉的情况下,默认输入是低电平。

    展开全文
  • 上拉、下拉以及对应上拉电阻和下拉电阻的作用原理 一、什么是上拉和下拉电路 上拉(Pull Up )或下拉(Pull Down)电阻两者统称为拉电阻 上拉就是单片机的IO口串联一个电阻到VDD; 下拉就是单片机的IO口串联一个...

    上拉、下拉以及对应上拉电阻和下拉电阻的作用原理

    一、什么是上拉和下拉电路

    上拉(Pull Up )或下拉(Pull Down)电阻两者统称为拉电阻

    • 上拉就是单片机的IO口串联一个电阻到VDD;
    • 下拉就是单片机的IO口串联一个电阻到GND;

    如图所示:
    在这里插入图片描述
    单片机往往可以内部挂载一个电阻,通常io口呈现出高阻态,若不上拉或者下拉io口不能识别当前的状态是高电平还是低电平。

    二、为什么需要上拉与下拉电路

    上拉与下拉电路最基本的作用是:将状态不确定的IO口信号线通过一个电阻将其钳制为一个确定的高电平(上拉)或低电平(下拉),无论它的具体用法如何,这个基本的作用都是相同的,只是在不同应用场合中会对电路中上/下拉电阻的阻值要求有所不同。

    对于三态门电路而言,通常我们认为:

    • 输入管脚和VCC相接,那肯定是高电平;
    • 输入管脚和GND相接,那肯定是低电平;
    • 输入管脚悬空,那肯定是高阻态;(可能是高/低电平输入引脚开关处于断开状态,也可能本来就是规划为于悬空状态的引脚)

    实际情况中当高/低电平输入引脚的开关断开,引脚处于悬空状态下时,由于电路中的电磁感应现象,悬空的管脚上可能会随机地感应出时高时低的电平,而单片机是要求其高/低管脚输入需要有明确的输入信号的,也就是要么高电平1,或者是低电平0。这时候就需要通过上拉或者下拉电路通过一个电阻将输入的IO信号钳制在一个固定的高电平或者低电平上。
    上拉电路讲解:

    • 原理图A:当轻触开关SW1按下时,端口A输入的是低电平,但由于A中没有接上/下拉电路,当轻触开关SW1没有按下时,端口A的输入电平未知。
    • 原理图B:当轻触开关SW5按下时,输入端口B的是低电平,但由于B接了上拉电路,当轻触开关SW5没有按下时,上拉电阻R1决定了输入端口B是高电平,不会存在未知的电平。
      在这里插入图片描述

    下拉电路讲解:

    • 原理图C:当轻触开关SW1按下时,端口C输入的是高电平,但由于C中没有接上/下拉电路,当轻触开关SW1没有按下时,端口C的输入电平未知。
    • 原理图D:当轻触开关SW5按下时,输入端口D的是高电平,但由于D接了下拉电路,当轻触开关SW5没有按下时,上拉电阻R1决定了输入端口D是低电平,不会存在未知的电平。

    在这里插入图片描述

    三、上拉与下拉电路的实际作用讲解

    1、提高电压准位:

    • 当 TTL 电路驱动 COMS 电路时,如果 TTL 电路输出的高电平低于 COMS 电路的最低高电平(一般为 3.5V),这时就需要在TTL 的输出端接上拉电阻,以提高输出高电平的值。
    • OC 门电路必须加上拉电阻,以提高电平的输出值。

    2、加大输出引脚的驱动能力,有的单片机管脚上也常使用上拉电阻。

    3、N/A pin 防静电、防干扰:在COMS芯片上,为了防止静电造成损坏,不用的管脚不能悬空,一般接上拉电阻产生降低输入阻抗, 提供泄荷通路,而管脚悬空就比较容易接受外界的电磁干扰。

    4、电阻匹配,抑制反射波干扰:长线传输中电阻不匹配容易引起反射波干扰,加上下拉电阻是电阻匹配,有效的抑制反射波干扰。

    5、预设空间状态/缺省电位:在一些 CMOS 输入端接上或下拉电阻是为了预设缺省电位. 当你不用这些引脚的时候, 这些输入端下拉接 0 或上拉接 1。在I2C总线等总线上,空闲时的状态是由上下拉电阻获得。

    6、提高芯片输入信号的噪声容限:输入端如果是高阻状态,或者高阻抗输入端处于悬空状态,此时需要加上拉或下拉,以免受到随机电平而影响电路工作。同样如果输出端处于被动状态,需要加上拉或下拉,如输出端仅仅是一个三极管的集电极。从而提高芯片输入信号的噪声容限增强抗干扰能力。

    一般来说上拉或下拉电阻的作用是增大电流,加强电路的驱动能力 ,比如说51单片机中的p1口 ,p0口必须接上拉电阻才可以作为IO口使用 ,上拉和下拉的区别是一个为拉电流,一个为灌电流 一般来说灌电流比拉电流要大 ,也就是灌电流驱动能力强一些

    四、为什么需要加上一个电阻,而不直接连接VDD或者GND?

    参考第二节中提供的电路图:

    • A中上拉电路不接电阻:那么当SW1闭合时,VCC到GND这段电路中没有任何负载电阻,那么此时电路短路,电路电流无限大。很容易烧板子!!!!
    • 同理,D中下拉电路不接电阻:那么无论SW5开关是否闭合,尤其是闭合状态下时,VCC会输入一个高电平,而VCC到GND这段电路中没有任何负载电阻,那么此时电路短路,电路电流无限大。很容易烧板子!!!!

    上/下拉电阻阻值的选择原则:

    • 从节约功耗及芯片的灌电流能力考虑应当足够大;电阻大,电流小。
    • 从确保足够的驱动电流考虑应当足够小;电阻小,电流大。
    • 对于高速电路,过大的上拉电阻可能边沿变平缓。
    • 综合考虑以上三点,通常在1k到10k之间选取。

    上/下拉电阻阻值的选择说明:

    1、上拉电阻实际上是集电极输出的负载电阻。不管是在开关应用和模拟放大,此电阻的选则都不是拍脑袋的。工作在线性范围就不多说了,在这里是讨论的是晶体管是开关应用,所以只谈开关方式。找个TTL器件的资料单独看末级就可以了,内部都有负载电阻根据不同驱动能力和速度要求这个电阻值不同,低功耗的电阻值大,速度快的电阻值小。
    2、芯片制造商很难满足应用的需要不可能同种功能芯片做许多种,因此干脆不做这个负载电阻,改由使用者自己自由选择外接,所以就出现OC、OD输出的芯片。由于数字应用时晶体管工作在饱和和截止区,对负载电阻要求不高,电阻值小到只要不小到损坏末级晶体管就可以,大到输出上升时间满足设计要求就可,随便选一个都可以正常工作。
    3、一个电路设计是否优秀这些细节也是要考虑的,集电极输出的开关电路不管是开还是关对地始终是通的,晶体管导通时电流从负载电阻经导通的晶体管到地,截止时电流从负载电阻经负载的输入电阻到地,如果负载电阻选择小点功耗就会大,这在电池供电和要求功耗小的系统设计中是要尽量避免的,如果电阻选择大又会带来信号上升沿的延时,因为负载的输入电容在上升沿是通过无源的上拉电阻充电,电阻越大上升时间越长,下降沿是通过有源晶体管放电,时间取决于器件本身。因此设计者在选择上拉电阻值时,要根据系统实际情况在功耗和速度上兼顾。

    五、从IC(MOS工艺)的角度,深入讲解输入/输出引脚上/下拉的作用机制

    1、 对芯片输入管脚:

    • 若在系统板上悬空(未与任何输出脚或驱动相接)是比较危险的.因为此时很有可能输入管脚内部电容电荷累积使之达到中间电平(比如1.5V),而使得输入缓冲器的PMOS管和NMOS管同时导通, 这样一来就在电源和地之间形成直接通路, 产生较大的漏电流, 时间一长就可能损坏芯片。并且因为处于中间电平会导致内部电路对其逻辑(0或1)判断混乱. 接上上拉或下拉电阻后, 内部点容相应被充(放)电至高(低)电平, 内部缓冲器也只有NMOS(PMOS)管导通, 不会形成电源到地的直流通路. (至于防止静电造成损坏, 因芯片管脚设计中一般会加保护电路,反而无此必要).

    2、对于输出管脚:

    • 对于正常的输出管脚(push-pull型), 一般没有必要接上拉或下拉电阻。
    • 对于OD或OC(漏极开路或集电极开路)型管脚。通常需要外接上拉电阻完成功能实现,此时多个输出可直接相连.
      典型应用是: 系统板上多个芯片的INT(中断信号)输出直接相连, 再接上一上拉电阻, 然后输入MCU的INT引脚, 实现中断报警功能。

    工作原理讲解:

    在正常工作情况下, OD型管脚内部的NMOS管关闭, 对外部而言其处于高阻状态, 外接上拉电阻使输出位于高电平(无效中断状态,当有中断需求时, OD型管脚内部的NMOS管接通, 因其导通电阻远远小于上拉电阻,使输出位于低电平(有效中断状态)。针对MOS电路上下拉电阻阻值以几十至几百K为宜。
    (注: 此回答未涉及TTL工艺的芯片, 也未曾考虑高频PCB设计时需考虑的阻抗匹配, 电磁干扰等效应)
    1、芯片引脚上注明的上拉或下拉电阻, 是指设计在芯片引脚内部的一个电阻或等效电阻. 设计这个电阻的目的, 是为了当用户不需要用这个引脚的功能时, 不用外加元件, 就可以置这个引脚到缺省的状态. 而不会使 CMOS 输入端悬空. 使用时要注意如果这个缺省值不是你所要的, 你应该把这个输入端直接连到你需要的状态。

    2、这个引脚如果是上拉的话, 可以用于 “线或” 逻辑. 外接漏极开路或集电极开路输出的其他芯片. 组成负逻辑或输入. 如果是下拉的话, 可以组成正逻辑 “线或”, 但外接只能是 CMOS 的高电平漏极开路的芯片输出, 这是因为 CMOS 输出的高, 低电平分别由 PMOS 和 NMOS 的漏极给出电流, 可以作成 P 漏开路或 N 漏开路. 而 TTL 的高电平由源极跟随器输出电流, 不适合 “线或”。

    3、TTL 到 CMOS 的驱动或反之, 原则上不建议用上下拉电阻来改变电平, 最好加电平转换电路。 如果两边的电源都是 5 伏, 可以直接连但影响性能和稳定, 尤其是 CMOS 驱动 TTL 时. 两边逻辑电平不同时, 一定要用电平转换. 电源电压 3 伏或以下时, 建议不要用直连更不能用电阻拉电平。

    4、芯片外加电阻由应用情况决定, 但是在逻辑电路中用电阻拉电平或改善驱动能力都是不可行的. 需要改善驱动应加驱动电路. 改变电平应加电平转换电路. 包括长线接收都有专门的芯片。

    注意事项:本文内容为参考书籍或者其它博主的文章所作的个人总结,不作为任何商业用途,如有冲突请私下联系。
    主要参考链接:
    https://mp.weixin.qq.com/s/OuOwLWp_s2b3ADeybT_7Dw
    http://www.360doc.com/content/19/0725/20/42387867_851002315.shtml
    http://www.elecfans.com/d/587459.html

    展开全文
  • GPIO上拉下拉电阻的原理

    千次阅读 2017-11-21 10:54:53
    http://blog.csdn.net/u010346967/article/details/42520187
  • 参考: 记得诚电子设计 ...把一个信号通过一个电阻接到低电平(地),叫作下拉,这个电阻充当的作用就是下拉电阻。 3. 上拉电阻的使用场景 3.1 TTL驱动CMOS 标准TTL电平的VOHmax(高电平输出最大值)为2.4
  • 拉电阻、下拉电阻的原理和作用

    千次阅读 2014-07-05 18:22:39
    1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V),这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。3 n9 u- y- K7 q 2、OC门电路必须加上拉电阻,以提高...
  • 上拉电阻与下拉电阻的作用总结

    千次阅读 2016-09-04 10:21:52
    一、定义: 上拉就是将不确定的信号通过一个电阻钳位在...出型电路(如普通门电路)提升电流和电压的能力是有限的,上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。 二、上下拉电阻作用:
  • 一、定义:上拉就是将不确定的信号通过一个电阻钳位在高电平!电阻同时起限流作用!下拉同理!上拉是对器件注入电流,下拉是输出电流;弱强只是上拉电阻的阻值不同,没有什么严格区分;对于非集电极(或漏极)开路...
  • 上拉电阻、下拉电阻的原理和作用 2014-11-11电子工程专辑 一、应用1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3、5V),这时就需要在TTL的输出端接上拉电阻,以提高...
  • 聊一聊上拉电阻、下拉电阻、使用场景及阻值选择

    万次阅读 多人点赞 2020-03-14 15:28:13
    除了分压,限流,还有上拉电阻,下拉电阻,很多人搞不明白,也不知道阻值如何选择,这篇博客带你了解!
  •  一、定义: ...出型电路(如普通门电路)提升电流和电压的能力是有限的,上拉电阻的功能主要是为集电极开路输出型电路输出电流通道。 二、上下拉电阻作用: 1、提高电压准位:
  • 上拉就是将不确定的信号通过一个电阻嵌位在高电平!电阻同时起限流作用!下拉同理! 上拉是对器件注入电流,下拉是输出电流;弱强只是上拉电阻的阻值不同,没有什么严格区分;对于非集电极(或漏极)开路输出型...
  • 什么是下拉电阻? 上拉就是将不确定的信号通过一个电阻嵌位在高电平!电阻同时起限流作用!下拉同理! 上拉是对器件注入电流,下拉是输出电流;弱强只是上拉电阻的阻值不同,没有什么严格区分;对于非集电极(或...
  • 上拉电阻与下拉电阻

    2016-09-02 16:38:34
    在一些 CMOS 输入端接上或下拉电阻是为了预设缺省电位. 当你不用这些引脚的时候, 这些输入端 下 拉接 0 或上拉接 1。在I2C总线等总线上,空闲时的状态是由上下拉电阻获得 6. 提高芯片输入信号的噪声容...
  • STM32 I/O 作为外部中断输入

    万次阅读 2018-04-08 17:03:03
    这一步设置你要作为外部中断输入的 IO 口的状态,可以设置为上拉/下拉输入,也可以设置为浮空输入,但浮空的时候外部一定要带上拉,或者下拉电阻。否则可能导致中断不停的触发。在干扰较大的地方,...
  • 上拉下拉电阻总结

    2016-05-10 16:49:33
    上拉就是将不确定的信号通过一个电阻嵌位在高电平!电阻同时起限流作用!下拉同理! 上拉是对器件注入电流,下拉是输出电流;弱强只是上拉电阻的阻值不同,没有什么严格区分;对于非集电极(或漏极)开路输出型...
  • 关于上、下拉电阻的总结整理 分类: Anolog&&Digital2012-03-15 16:35 11人阅读 评论(0) 收藏 举报  在电路中,我们经常接触到上、下拉电阻的概念,它们到底有什么作用?为什么?这个问题并不单纯,...
  • 上拉电阻和下拉电阻

    2011-08-28 17:55:36
    上拉电阻和下拉电阻 上拉电阻: 1、当TTL电路驱动COMS电路时,如果TTL电路输出的高电平低于COMS电路的最低高电平(一般为3.5V), 这时就需要在TTL的输出端接上拉电阻,以提高输出高电平的值。 2、OC门电路...
  • 设置GPIO的上下拉电阻

    千次阅读 2017-04-25 15:06:35
    首先 上下拉 是给IO一个默认的状态 比如控制EN的话,那么高有效的我们就下拉,低有效的话我们就上拉 而 很多IO 由于CMOS工艺问题会出现float的现象,所以不能悬空 需要PU PD。...上拉就是输入高电平,
  • 一、定义:上拉就是将不确定的信号通过一个电阻嵌位在高电平!电阻同时起限流作用!下拉同理!上拉是对器件注入电流,下拉是输出电流;弱强只是上拉电阻的阻值不同,没有什么严格区分;对于非集电极(或漏极)开路...
  • 如果上拉寄存器使能,无论引脚功能寄存器如何设置(输入,输出,数据,中断等),对应引脚输出高电平。 可见对应于S3C2410的GPB-BPH口内部有上拉电阻寄存器,当相应的上拉电阻使能时,对应的I/O...
  • 相关推荐第一种:P0口作为共...发表于 2019-02-11 10:00•0次阅读 在电路设计中,为了将电阻钳位维持在高电平,会借助上拉电阻来实现电阻的稳定,因此上拉电阻开始大量出现在...发表于 2019-02-02 17:02•66次阅读 ...
  • 上拉就是将不确定的信号通过一个电阻嵌位在高电平!电阻同时起限流作用!下拉同理! 上拉是对器件注入电流,下拉是输出电流;弱强只是上拉电阻的阻值不同,没有什么严格区分;对于非集电极(或漏极)开路输出型电路...

空空如也

空空如也

1 2 3 4 5 ... 20
收藏数 2,825
精华内容 1,130
关键字:

中断输入下拉电阻