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  • arm中断控制系统

    2020-10-14 22:05:56
    arm中断控制系统 中断方式:当事件发生时,硬件会设置...1、中断控制器汇集各类外设发出中断信号,然后通知CPU 2、cpu保存当前运行环境,然后执行中断服务程序(ISR) 3、在ISR中通过读取外设相关寄存器来识别...
                           arm中断控制系统
    

    中断方式:当事件发生时,硬件会设置某个寄存器。c’pu在执行完一个指令后,查看这个寄存器的状态。当发现关注的事件发生了,则中断当前的程序,跳转到一个固定的地址处理这个事件。当处理完后返回到被中断的程序继续运行。 特点:实现相对复杂,但是cpu效率高,是常用的方法。

    中断处理流程:
    1、中断控制器汇集各类外设发出的中断信号,然后通知CPU
    2、cpu保存当前运行环境,然后执行中断服务程序(ISR)
    3、在ISR中通过读取外设的相关寄存器来识别中断的类型,并进行相应的处理
    4、清除中断:通过读写相关中断控制寄存器和外设相关寄存器来实现
    5、恢复到中断处理程序前,接着继续执行接下来的程序。

    FIQ IRQ

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  • ARM920T中断控制系统

    千次阅读 2011-06-17 15:40:00
    中断控制机制CPU运行过程中,如何知道各类外设发生了某些不预期事件,比如串口收到了数据、按键被按下?此时ARM有两种中断机制:1.查询方式。程序不断地查询各设备状态,并作出相应反应。该方式实现比较简单,...

    中断控制机制

    CPU运行过程中,如何知道各类外设发生了某些不预期的事件,比如串口收到了数据、按键被按下?

    此时ARM有两种中断机制:

    1.查询方式。程序不断地查询各设备的状态,并作出相应的反应。该方式实现比较简单,常用在比较单一的系统中,比如一个温控系统中可以使用查询方式不断检测温度的变化。特点:实现简单;但CPU利用率很低,不适合多任务的系统。

    2.中断方式。当事件发生时,硬件会设置某个寄存器;CPU在执行完一个指令时,查看这个寄存器,如果所关注的事件发生了,则中断当前程序,跳转到一个固定的地址处理这个事件,处理完后返回到被终端的程序中继续运行。特点:实现相对复杂,但效率较高,是常用的方法。

    中断处理流程

    1.中断控制器汇集各类外设发出的中断信号,然后通知CPU。

    2.CPU保存当前程序的运行环境,然后调用中断服务程序(ISR)来处理中断。

    3.在ISR中通过读取外设的相关寄存器来识别终端的类型,并进行相应的处理。

    4.清除中断。通过读写相关中断控制寄存器和外设相关寄存器来实现。

    5.恢复被中断程序的执行环境,继续执行被中断的程序。

    S3c2440的中断源和子中断源

    S3c2440有60个中断源(含子中断源),如下图:

    中断通知

    外设产生的中断如何被通知到CPU?

    The arbitration procedure depends on the hardware priority logic and the result is written to the interrupt pending
    register, which helps users notify which interrupt is generated out of various interrupt sources.

    根据上图,下面着重介绍其中的几个重要寄存器:

    SUBSRCPNDSUBSRCPND寄存器用来标明子中断(如:INT_RXD0)是否发生。S3c2440有15个子中断,SUBSRCPND中每一位对应一个子中断,当这些子中断发生时,相应的位被置为1。清除子中断只需向SUBSRCPND寄存器中相应位写入0。

    INTSUBMSKINTSUBMSK寄存器用来屏蔽SUBSRCPND寄存器所标示的中断。INTSUBMSK寄存器中某位被设为1时,相应的子中断被屏蔽。设为0时,表示子中断被允许。

    SRCPNDSRCPND中每一位用来标明一个(或一类)中断是否已经发生。例如:SUBSRCPND

    寄存器中的子中断INT_RXD0发生了,且没有被INTSUBMSK屏蔽,则SRCPND的INT_UART0位被置1。SRCPND寄存器的清除与SUBSRCPND寄存器相似,若想清除某一位,往此位写入0。

    INTMSKINTMSK寄存器用来屏蔽SRCPND所标示的中断。INTMSK某位被

    设置为1时,对应的中断被屏蔽,设置为0时,相应中断被允许。INTMSK只能屏蔽设置为IRQ的中断,不能屏蔽设置为FIQ的中断。

    INTMODINTMOD寄存器中某位被设置为1时,它所对应的中断源会被设置为FIQ模式,即此中断发生时,CPU将进入快速中断模式。这通常用来处理特别紧急的中断。当该位被置为0时,表示为

    IRQ模式。

    FIQ & IRQ:IRQ模式下,中断处理程序需要自己保存R8到R12这几个寄存器,退出中断处理时需要自己恢复这几个寄存器,而FIQ模式由于这几个寄存器都有back寄存器(fiq_R8...),模式切换时CPU自动保存这些值到back寄存器,退出FIQ模式时自动恢复,所以这个过程FIQ比IRQ快。FIQ比IRQ有更高的优先级,如果FIQ和IRQ同时产生,那么FIQ先处理。

    IRQ优先级选择-分析:The priority logic for 32 interrupt requests is composed of seven rotation based arbiters: six first-level arbiters and one
    second-level arbiter as shown in Figure 14-1 below.

    INTERRUPT PRIORITY
    Each arbiter can handle six interrupt requests based on the one bit arbiter mode control (ARB_MODE) and two bits
    of selection control signals (ARB_SEL) as follows:
    — If ARB_SEL bits are 00b, the priority order is REQ0, REQ1, REQ2, REQ3, REQ4, and REQ5.
    — If ARB_SEL bits are 01b, the priority order is REQ0, REQ2, REQ3, REQ4, REQ1, and REQ5.
    — If ARB_SEL bits are 10b, the priority order is REQ0, REQ3, REQ4, REQ1, REQ2, and REQ5.
    — If ARB_SEL bits are 11b, the priority order is REQ0, REQ4, REQ1, REQ2, REQ3, and REQ5.
    Note that REQ0 of an arbiter always has the highest priority, and REQ5 has the lowest one. In addition, by changing
    the ARB_SEL bits, we can rotate the priority of REQ1 to REQ4.
    Here, if ARB_MODE bit is set to 0, ARB_SEL bits doesn’t change automatically changed, making the arbiter to
    operate in the fixed priority mode (note that even in this mode, we can reconfigure the priority by manually changing
    the ARB_SEL bits). On the other hand, if ARB_MODE bit is 1, ARB_SEL bits are changed in rotation fashion, e.g., if
    REQ1 is serviced, ARB_SEL bits are changed to 01b automatically so as to put REQ1 into the lowest priority. The
    detailed rules of ARB_SEL change are as follows:
    — If REQ0 or REQ5 is serviced, ARB_SEL bits are not changed at all.
    — If REQ1 is serviced, ARB_SEL bits are changed to 01b.
    — If REQ2 is serviced, ARB_SEL bits are changed to 10b.
    — If REQ3 is serviced, ARB_SEL bits are changed to 11b.
    — If REQ4 is serviced, ARB_SEL bits are changed to 00b.

    最后,IRQ中断通过INTPND寄存器产生:经过中断优先级仲裁器选出优先级高的中断后,这个中断在INTPND寄存器中的相应位被置1,随后,CPU进入中断模式处理它。同一时间内,此寄存器只有一位被置1,在ISR中可以根据这个位确定中断类型。清除该中断时,往这个位写入0。

     

     

     

     

     

     

     

     

     

     

     

     

     

     

     

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  • Cortex-M0 LPC11C14中断控制

    千次阅读 2014-06-30 17:33:00
    LPC11C14(Cortex-M0)微控制器采用是NVIC...NVIC中断控制器有一下特点: NVIC是ARM Cortex-M0一个集成部分  紧耦合的方式中断延迟低  可控制系统异常及外设中断  NVIC中断控制器支持32个中断源  

    LPC11C14(Cortex-M0)微控制器采用的是NVIC(Nested Vectored InterruptController)中断控制器

    NVIC中断控制器有一下特点:

    NVIC是ARM Cortex-M0的一个集成部分
            紧耦合的方式中断延迟低
            可控制系统的异常及外设中断
            NVIC中断控制器支持32个中断源
            4个带硬件优先级屏蔽的可编程中断优先级
            可以产生软中断

    根据NVIC的特点,我们能够知道,采用紧耦合的方式比普通的中断向量方式相应更快。如何实现紧耦合的中断方式,我们需要看看NVIC的相关信息。

    查看LPC11C14的用户手册,对于中断控制器的中断源有如下描述

    当产生外部中断时,中断源由NVIC处理后再递交给Cortex-M0内核处理。

    中断源如下表所示:

    从表中可以看到NVIC支持的32个外部中断源。

    LPC11C14中断优先级如下所示

    下图所示的是LPC11C14的中断向量表,由于采用的是紧耦合的中断方式,所以对应的地址和中断源的ISR地址已经在向量表中确定下来,当有中断产生时,可以根据向量表中ISR地址直接跳到ISR中做相应的中断处理。

    我们在Cortex-M0启动的时候,需要对其中断向量表进行初始化。根据手册上面的向量表图,我们依次填入每个中断源的ISR地址(也就是中断服务函数名)

    __Vectors    DCD    __initial_sp         ; Top of Stack
                    DCD    Reset_Handler         ; Reset Handler
                    DCD    NMI_Handler         ; NMI Handler
                    DCD    HardFault_Handler         ; Hard Fault Handler
                    DCD    MemManage_Handler         ; MPU Fault Handler
                    DCD    BusFault_Handler         ; Bus Fault Handler
                    DCD    UsageFault_Handler         ; Usage Fault Handler
                    DCD    0         ; Reserved
                    DCD    0         ; Reserved
                    DCD    0         ; Reserved
                    DCD    0         ; Reserved
                    DCD    SVC_Handler         ; SVCall Handler
                    DCD    DebugMon_Handler         ; Debug Monitor Handler
                    DCD    0         ; Reserved
                    DCD    PendSV_Handler         ; PendSV Handler
                    DCD    SysTick_Handler         ; SysTick Handler

                    ; External Interrupts
                    DCD    WAKEUP_IRQHandler         ; 15 wakeup sources for all the
                    DCD    WAKEUP_IRQHandler         ; I/O pins starting from PIO0 (0:11)
                    DCD    WAKEUP_IRQHandler         ; all 40 are routed to the same ISR 
                    DCD    WAKEUP_IRQHandler 
                    DCD    WAKEUP_IRQHandler 
                    DCD    WAKEUP_IRQHandler
                    DCD    WAKEUP_IRQHandler
                    DCD    WAKEUP_IRQHandler 
                    DCD    WAKEUP_IRQHandler 
                    DCD    WAKEUP_IRQHandler 
                    DCD    WAKEUP_IRQHandler
                    DCD    WAKEUP_IRQHandler
                    DCD    WAKEUP_IRQHandler         ; PIO1 (0:11)
                    DCD    CAN_IRQHandler         ; CAN 
                    DCD    SSP1_IRQHandler         ; SSP1 
                    DCD    I2C_IRQHandler         ; I2C
                    DCD    TIMER16_0_IRQHandler         ; 16-bit Timer0
                    DCD    TIMER16_1_IRQHandler         ; 16-bit Timer1
                    DCD    TIMER32_0_IRQHandler         ; 32-bit Timer0
                    DCD    TIMER32_1_IRQHandler         ; 32-bit Timer1
                    DCD    SSP0_IRQHandler         ; SSP0
                    DCD    UART_IRQHandler         ; UART
                    DCD    USB_IRQHandler         ; USB IRQ
                    DCD    USB_FIQHandler         ; USB FIQ
                    DCD    ADC_IRQHandler         ; A/D Converter
                    DCD    WDT_IRQHandler         ; Watchdog timer
                    DCD    BOD_IRQHandler         ; Brown Out Detect
                    DCD    FMC_IRQHandler         ; IP2111 Flash Memory Controller
                    DCD    PIOINT3_IRQHandler         ; PIO INT3
                    DCD    PIOINT2_IRQHandler         ; PIO INT2
                    DCD    PIOINT1_IRQHandler         ; PIO INT1
                    DCD    PIOINT0_IRQHandler         ; PIO INT0

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  • IO系统的控制方式

    千次阅读 2020-03-23 11:34:16
    本文从系统结构角度介绍了 IO 控制五种方式包括:直接程序控制方式中断方式、DMA 方式、通道方式、PPU 方式。以及其特点和原理,希望能给读者以帮助。当然由于本人水平有限,文中难免会有错误,若有发现,恳请...

    概述

    输入输出(I/O)系统作为计算机重要组成部分,其重要性也不言而喻。在面试中我们也常常遇到关于该部分的的面试题,下边让我一起从系统结构角度来学习一下 I/O系统

    I/O 的组成与功能

    要学习 I/O 系统,我们首先要知道什么是 I/O 系统,首先我们给出 I/O 系统的学术定义,

    概念 I/O 系统,英文全称为“Input output system”,中文全称为“输入输出系统”,包括 I/O 设备,设备控制器及 I/O 有关软硬件,是计算机系统的重要组成部分。在计算机系统中,通常把处理器和主存储器之外的部分称为输入输出系统。

    学术定义比较枯燥,我们举一个简单例子来帮助大家理解。以打印机为例,打印机设备、连接线、驱动程序等整体便可以算作一个 I/O系统

    I/O系统 的主要功能是:对指定外设进行 I/O 操作,同时完成许多其他的控制。包括:外设编址,数据通路的建立,向主机提供外设的状态信息等。

    I/O 系统的控制方式

    为了有效地实现物理 I/O 操作,必须通过硬件和软件技术,对 CPU 和 I/O 设备的职能进行合理的分工,以调节系统性能和硬件成本之间的矛盾。按照 I/O 控制器功能的强弱以及和 CPU 之间联系方式的不同,可以把 I/O 设备的控制方式分为五类:

    1. 程序控制
    2. 中断方式
    3. DMA 方式
    4. CH(通道)方式
    5. PPU 方式

    下边我们分五个小专题来对这五种方式来进行讲解。

    ## 程序控制方式

    首先,我们能想到的,当然也是最容易的控制方式毫无疑问肯定是程序控制方式。程序控制方式由用户进程直接控制主存或 CPU 和外围设备之间的信息传送。直接程序控制方式又称为询问方式,或忙/等待方式。通过 I/O 指令或询问指令测试 I/O 设备的忙/闲标志位,决定主存与外围设备之间是否交换一个字符或一个字。其整个过程的时序图如下所示:

    image-20200320153145053

    程序在执行到 IO 操作时,会以一定周期查询 IO 设备的状态标志位,如果处于”忙状态“程序会等待一个周期后,再次进行查询,直到 IO 设备变为“闲状态”。整个过程的流程图如下所示:

    image-20200320155000210

    直接程序控制方式虽然简单,不需要多少硬件的支持,但由于高速的 CPU 和低速的 I/O 设备之间的速度上不匹配,因此,CPU 与外围设备只能串行工作,使 CPU 的绝大部分时间都处于等待是否完成 I/O 操作的循环测试中,造成 CPU 的极大浪费,外围设备也不能得到合理的使用,整个系统的效率很低。因此,这种 I/O 控制方式只适合于 CPU 执行速度较慢,且外围设备较少的系统。

    中断方式

    为了减少程序直接控制方式下 CPU 的等待时间以及提高系统的并行程度,系统引入了中断机制。中断机制引入后,在需要 I/O 服务时才中断 CPU 的现行工作,转去执行 I/O 服务。在 I/O 设备输入每个数据的过程中,由于无需 CPU 的干预,一定程度上实现了 CPU 与 I/O 设备的并行工作。仅当输入或输出完一个数据时,才需 CPU 花费极短的时间做中断处理。

    image-20200323103814333

    虽然说中断方式在一定程度上,提高了 CPU 的利用率,由于 I/O 操作直接由 CPU 控制,每传送一个字符或一个字,都要发生一次中断,仍然占用了大量的 CPU 处理时间。

    我们可以看到,上边两种方式本质上还是以 CPU 为中心,所有数据的 IO 操作都需要 CPU 来控制,CPU 的利用率仍然不是很高,为了进一步提高 CPU 利用率,尽量多的让 CPU 专注于运算工作,减少 IO 任务对 CPU 的干扰,人们又提出了下边三种方式。

    DMA 方式

    DMA(Direct Memory Access)方式,或者说直接存储器访问控制方式,该种方式下,在 DMA 控制器的控制下,采用窃取或挪用总线控制权,在设备和主存之间开辟直接数据交换通道,成批地交换数据,而不必让 CPU 干预。

    image-20200323105609521

    DMA方式 直接依靠硬件在主存与 I/O 设备间进行直接的数据传递,在传递期不需 CPU 干预。但是注意,虽然好多 IO 操作由 DMA 控制器完成,但是由于 DMA 方式没有自己的指令集,IO 指令的编码译码工作仍然需要由 CPU 参与。

    它具有如下特点:

    1. 对于高速外设可在很大程度上解放了 CPU(数据传送时,无须 CPU 干预)
    2. 接口电路复杂
    3. 仅属于初步解放 CPU
    4. 交换数据时灵活性差。

    通道(CH)方式

    通道,独立于 CPU 的专门负责输入输出控制的处理机,它控制设备与内存直接进行数据交换。有自己的通道指令,这些指令由 CPU 启动,并在操作结束时向 CPU 发出中断信号。

    通道控制方式,实现了 CPU、通道和 I/O 设备三者的并行操作,从而更加有效地提高整个系统的资源利用率。例如,当 CPU 要完成一组相关的读(或写)操作时,只需要向 I/O 通道发出一条 I/O 指令,指出其所要执行的通道程序的首址和要访问的 I/O 设备,通道接收到该指令后,通过执行通道程序便可完成 CPU 指定的 I/O 任务。可见,通道只是在 I/O 操作的起始和结束时向 CPU 发出 I/O 中断申请,相对于之前的控制方式进一步减少了 CPU 的干预程度。

    但是通道方式也有自己的不足,它虽然有自己的指令系统,但是通道指令功能简单,使用面窄,与 CPU 共用一个主存,还不是独立的 I/O 处理机。

    外围处理机方式(PPU)

    用一个功能较弱的计算机管理 I/O,彻底解放 CPU,硬件结构最复杂。这个方式下,IO 操作几乎全部由外围处理机来完成,此时外围处理机类似一个小型 PC。

    总结

    最后我们用一个表格来总结一下这五种 IO 控制方式的特点:

    控制方式 特点
    直接程序控制方式 ①接口电路简单,控制方便
    ②对 CPU 的利用率不充分
    中断方式 ①对于中低速外设,可极大地提高对CPU的利用率.
    ②接口电路较复杂
    ③ 对高速外设有可能降低对 CPU 的利用率。
    DMA 方式 ①对于高速外设可在很大程度上解放了 CPU(数据传送时,无须 CPU 干预)
    ②接口电路复杂
    ③仅属于初步解放 CPU
    ④交换数据时灵活性差。
    通道方式 ①有自己的指令系统(CH 指令)和程序(CH 程序)。
    ②执行通道程序时可与 CPU 的运行同时进行——并行性。
    ③通道指令功能简单,使用面窄,与 CPU 共用一个主存,还不是独立的 I/O 处理机。
    外围处理机方式 ①独立于主机工作,结构接近 CPU,承担控制、通信、维护诊断等任务。
    ②结构复杂成本高
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