摘要：设计的思想是这样的：有一组数据以 N MHz 的速率从 FPGA 的一个 I/O 口传入，要实现在 FPGA 的另一端 4 个 I/O 口以 N/4 MHz 的速率把传入的速率吐出，也就是说每隔 4 个主时钟周期要从 4 个输出口输出从输入口输入的 4 个数据。

数据传输按照传输方式分为串行传输和并行传输，串行传输就是每一个时钟传输一个比特（一个逻辑数据：即 0 或者 1），仅有一根线，而用通俗的比喻来讲，就是你的心脏每跳动一次，就发出一个数据。至于并行传输，就是多个串行传输的结合，每一个时钟传输 N 个比特（并行 N 个），有 N 根线。

串并转换器

下面是串并转换器的 Verilog 代码实现：

module Serial2Pal(
    input Clk,
    input din,
    input ena,
    output reg [3:0] dout = 4'b0000
    );

    always @ (posedge Clk)
        if(ena)
            dout <= {dout[2:0],din};
        else
            dout <= dout;

endmodule

 　　其 RTL 电路图如下所示：

如何快速地将并联阻抗转换为串联阻抗？或者将串联阻抗转为并联阻抗？看看下面的讲解吧。

如图 1 ，显示了将并联电路转换为串联电路的转换方程式（推导过程见最下面的附录 ）。

 

 

 

图 1 这些电路为一个频率的等效电路

 

有趣的是，

 

 

那么该如何使用它呢？在您需要估算电感 DC 电阻 (DCR) 和电容等效串联电阻 (ESR) 对电源滤波器输出阻抗影响程度时，其将会很有用处。图 3 对此进行了说明。输出阻抗在谐振时达到最高，因此必须首先计算出滤波器谐振频率。下一步，对电感-DCR 组合和电容-ESR 组合进行串-并联转换。最后，简单地组合三个已为并联的并联电阻。例如，如果您有了一个基本为 0 Ohm ESR 的 47 uF 陶瓷电容，以及一个 50 mOhm DCR 的 10 μH 输出电感。谐振频率为7 kHz。这一频率下，电感有 0.4 Ohm 的电抗，从而得到 Q 为 8，而并联电阻为 3 Ohm。一种更快速的方法是将特性阻抗 ((L/C)0.5) 用于谐振下的电感电抗。

 

一.实验要求
利用8031串行口，和并行输出串行移位寄存器74LS164，扩展一位数码显示在数码显示器上循环显示0-9这10个数字。
二.实验目的
1.掌握8031串行口方式0工作方式及编程方法。
2.掌握利用串行口扩展I/O通道的方法。
三.实验电路及连线


RXD接DATAIN，TXD接DCLK。
四.实验说明
串行口工作在方式0时，可通过外接移位寄存器实现串并行转换。在这种方式下，数据为8位，只能从RXD端输入输出，TXD端总是输出移位同步时钟信号，其波特率固定为晶振频率1/12。由软件置位串行控制寄存器（SCON）的REN后才能启动串行接收，在CPU将数据写入SBUF寄存器后，立即启动发送。待8位数据输完后，硬件将SCON寄存器的TI位置1，TI必须由软件清零。
五.实验程序框图


TIMER EQU 01H
ORG 0000H
AJMP START
ORG 000BH ;T0 中断程序入口地址
AJMP INT_T0
ORG 0040H
START:
MOV SP,#60H
MOV TMOD,#01H ;T0 方式 1
MOV TL0,#00H ;延时 50mS 的常数
MOV TH0,#4BH
MOV R0,#0H
MOV TIMER,#20
MOV SCON,#00H ;置串口工作方式 0
CLR TI
CLR RI
SETB TR0 ;开中断
SETB ET0
SETB EA
SJMP $
INT_T0: ;T0 中断子程序
PUSH ACC ;保护现场
PUSH PSW
CLR EA ;关中断
CLR TR0
MOV TL0,#00H ;延时 50mS 的常数
MOV TH0,#4BH
SETB TR0
DJNZ TIMER,EXIT
MOV TIMER,#20 ;延时一秒的常数
MOV DPTR,#DATA ;置表格基址
MOV A,R0 ;置表格偏移量
MOVC A,@A+DPTR ;读表格数据
CLR TI
MOV SBUF,A ;串行发送数据
INC R0
CJNE R0,#0AH,EXIT ;判断是否到表尾
MOV R0,#00H ;调整表格偏移量
EXIT: SETB EA ;开中断
POP PSW
POP ACC ;恢复现场
RETI
                ;数码管显示常数表
DATA: DB 03H,9FH,25H,0DH,99H,49H,41H,1FH,01H,09H
;0 1 2 3 4 5 6 7 8 9
END

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一、FPGA的UART设计前准备
1、准备硬件开发板一个，altera芯片就行，成本低；
2、熟悉VHDL硬件描述语言编程及其调试方法；
3、熟练使用软件开发工具使用，QuartusII9.0，仿真工具modelsim。
4、做UART串口设计之前先上网学习UART原理，实现FPGA接口电路设计。
二、UART简介
UART(Universal Asynchronous Receiver Transmitter通用异步收发器)是一种应用广泛的短距离串行传输接口。常常用于短距离、低速、低成本的通讯中。8250、8251、NS16450等芯片都是常见的UART器件。基本的UART通信只需要两条信号线(RXD、TXD)就可以完成数据的相互通信，接收与发送是全双工形式。TXD是UART发送端，为输出；RXD是UART接收端，为输入。
1、UART的基本特点是：
(1)在信号线上共有两种状态，可分别用逻辑1(高电平)和逻辑0(低电平)来区分。在发送器空闲时，数据线应该保持在逻辑高电平状态。
(2)起始位(Start Bit)：发送器是通过发送起始位而开始一个字符传送，起始位使数据线处于逻辑0状态，提示接受器数据传输即将开始。
(3)数据位(Data Bits)：起始位之后就是传送数据位。数据位一般为8位一个字节的数据(也有6位、7位的情况)，低位(LSB)在前，高位(MSB)在后。
(4)校验位(parity Bit)：可以认为是一个特殊的数据位。校验位一般用来判断接收的数据位有无错误，一般是奇偶校验。在使用中，该位常常取消。
(5)停止位：停止位在最后，用以标志一个字符传送的结束，它对应于逻辑1状态。
(6)位时间：即每个位的时间宽度。起始位、数据位、校验位的位宽度是一致的，停止位有0.5位、1位、1.5位格式，一般为1位。
(7)帧：从起始位开始到停止位结束的时间间隔称之为一帧。
(8)波特率：UART的传送速率，用于说明数据传送的快慢。在串行通信中，数据是按位进行传送的，因此传送速率用每秒钟传送数据位的数目来表示，称之为波特率。如波特率9600=9600bps(位/秒)。
UART的数据帧格式为：
FPGA UART系统组成 ：如下图所示，FPGA UART由三个子模块组成：波特率发生器；接收模块；发送模块；
2、模块设计：
系统由四部部分组成：顶层模块；波特率发生器；UART接收器； UART发送器.
2.1顶层模块
异步收发器的顶层模块由波特率发生器、UART接收器和UART发送器构成。
UART发送器的用途是将准备输出的并行数据按照基本UART帧格式转为TXD信号串行输出。
UART接收器接收RXD串行信号，并将其转化为并行数据。
波特率发生器就是专门产生一个远远高于波特率的本地时钟信号对输入RXD不断采样，使接收器与发送器保持同步。
2.2波特率发生器
波特率发生器实际上就是一个分频器。可以根据给定的系统时钟频率(晶振时钟)和要求的波特率算出波特率分频因子，算出的波特率分频因子作为分频器的分频数。波特率分频因子可以根据不同的应用需要更改。
2.3UART接收器
由于串行数据帧和接收时钟是异步的，由逻辑1转为逻辑0可以被视为一个数据帧的起始位。然而，为了避免毛刺影响，能够得到正确的起始位信号，必须要求接收到的起始位在波特率时钟采样的过程中至少有一半都是属于逻辑0才可认定接收到的是起始位。由于内部采样时钟bclk周期(由波特率发生器产生)是发送或接收波特率时钟频率的16倍，所以起始位需要至少8个连续bclk周期的逻辑0被接收到，才认为起始位接收到，接着数据位和奇偶校验位将每隔16个bclk周期被采样一次(即每一个波特率时钟被采样一次)。如果起始位的确是16个bclk周期长，那么接下来的数据将在每个位的中点处被采样。
UART接收器的接收状态机
接收状态机状态
R_START(等待起始位)；R_CENTER(求中点)；R_WAIT(等待采样)；R_SAMPLE；R_STOP(停止位接收)。
2.3.1、R_START状态
当UART接收器复位后，接收状态机将处于这一个状态。
在此状态，状态机一直在等待RXD的电平跳转，从逻辑1变为逻辑0，即起始位，这意味着新的一帧UART数据帧的开始，一旦起始位被确定，状态机将转入R_CENTER状态。
状态图中的RXD_SYNC信号是RXD的同步信号，因为在进行逻辑1或逻辑0判断时，不希望检测的信号是不稳定的，所以不直接检测RXD信号，而是检测经过同步后的RXD_SYNC信号。
2.3.2、R_CENTER状态
对于异步串行信号，为了使每一次都检测到正确的位信号，而且在较后的数据位检测时累计误差较小，显然在每位的中点检测是最为理想的。
在本状态，就是由起始位求出每位的中点，通过对bclk的个数进行计数(RCNT16)，但计数值不是想当然的“1000”，要考虑经过一个状态，也即经过了一个bclk周期，所希望得到的是在采样时1/2位。
另外，可能在R_START状态检测到的起始位不是真正的起始位，可能是一个偶然出现的干扰尖脉冲(负脉冲)。这种干扰脉冲的周期是很短的，所以可以认为保持逻辑0超过1/4个位时间的信号一定是起始位。
2.3.3、R_WAIT状态
当状态机处于这一状态，等待计满15个bclk，在第16个bclk是进入R_SAMPLE状态进行数据位的采样检测，同时也判断是否采集的数据位长度已达到数据帧的长度(FRAMELEN)，如果到来，就说明停止位来临了。
FRAMELEN在设计时是可更改的(使用了Generic)，在本设计中默认为8，即对应的UART工作在8位数据位、无校验位格式。
2.3.4、R_SAMPLE状态
即数据位采样检测，完成后无条件状态机转入R_WAIT状态，等待下次数据位的到来。
2.3.5、R_STOP状态
无论停止位是1还是1.5位，或是2位，状态机在R_STOP不具体检测RXD，只是输出帧接收完毕信号(REC_DONE<=‘1’)，停止位后状态机转回到R_START状态，等待下一个帧的起始位。
2.4、UART发送器
发送器只要每隔16个bclk周期输出1个数据即可，次序遵循第1位是起始位，第8位是停止位。在本设计中没有校验位，但只要改变Generic参数FrameLen，也可以加入校验位，停止位是固定的1位格式。
发送状态机的状态图
发送状态机一共有5个状态：X_IDLE(空闲)；X_START(起始位)；X_WAIT(移位等待)；X_SHIFT(移位)；X_STOP(停止位)。
2.4.1、X_IDLE状态：
当UART被复位信号复位后，状态机将立刻进入这一状态。
在这个状态下，UART的发送器一直在等待一个数据帧发送命令XMIT_CMD。
XMIT_CMD_P信号是对XMIT_CMD的处理，XMIT_CMD_P是一个短脉冲信号。这时由于XMIT_CMD是一个外加信号，在FPGA之外，不可能对XMIT_CMD的脉冲宽度进行限制，如果XMIT_CMD有效在UART发完一个数据帧后仍然有效，那么就会错误地被认为，一个新的数据发送命令又到来了，UART发送器就会再次启动UART帧的发送，显然该帧的发送是错误的。
在此对XMIT_CMD进行了脉冲宽度的限定，XMIT_CMD_P就是一个处理后的信号。
当XMIT_CMD_P=‘1’，状态机转入X_START，准备发送起始位。
2.4.2、X_START状态：
在这个状态下，UART的发送器一个位时间宽度的逻辑0信号至TXD，即起始位。紧接着状态机转入X_WAIT状态。XCNT16是bclk的计数器。
2.4.3、X_WAIT状态
同UART接收状态机中的R_WAIT状态类似。
2.4.4、X_SHIFT状态
当状态机处于这一状态时，实现待发数据的并串转换。转换完成立即回到X_WAIT状态。
2.4.5、X_STOP
停止位发送状态，当数据帧发送完毕，状态机转入该状态，并发送16个bclk周期的逻辑1信号，即1位停止位。状态机送完停止位后回到X_IDLE状态，并等待另一个数据帧的发送命令.
3、 FPGA UART模块编程设计
3.1、UART发送器
3.2、UART接收器
3.3、分频器模块
三、管脚配置，下载到硬件平台调试
本文介绍了FPGA开发中常用的串口收发数据接口，有想了解的多多关注。
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