第16章通用串行总线接口(USB)mpc83xx中文手册
 
第16章 通用串行总线接口
 
本章介绍MPC8349E的通用串行总线接口(USB)。该接口支持许多工业标准。有关这些复杂的工业标准的说明已经超出了本文档的讨论范围，这些留待读者去参考官方规范。
 
以下文档可以在USB实现论坛上找到，网址为：http：///developers/docs/
 
通用串行总线规范，版本2.0
 
USB 2.0规范的On-The-Go补充规范，版本1.0a
 
以下文档可以在Intel USB规范网页上找到，网址为：http：///technology/usb/spec.htm
 
通用串行总线的增强型主机控制器接口规范，版本2.0
 
USB 2.0收发器宏单元接口规范(UTMI)，版本1.05
 
以下文档可以在ULPI网页上找到，网址为：http：// /
 
UTMI + 规范，版本1.0
 
UTMI 少引脚数接口(ULPI)规范，版本1.0
 
16.1 绪论
 
MPC8349E实现了两种USB模块，多端口主机(MPH)模块和双主机外设MPH1_D0_ENABLEN/
 
DR_D0_ENABLENI/OULPI－用做MPH1_DO 或 DR_D0
 
Serial－用做 MPH1_ENABLEN 或 DR_ENABLEN
 
UTMI－用做DR_D0MPH1_D1_SER_TXD/
 
DR_D1_SER_TXDI/OULPI－ MPH1_D1 或 DR_D1
 
Serial－MPH1_SER_TXD 或 DR_SER_TXD
 
UTMI－ DR_D1MPH1_D2_VMO_SE0/
 
DR_D2_VMO_SE0
 
I/OULPI－用做 MPH1_D2 或 DR_D2
 
Serial－用做 MPH1_VMO_SE0 或 DR_VMO_SE0
 
UTMI－用做 DR_D2MPH1_D3_SPEED/
 
DR_D3_SPEED
 
I/O ULPI－用做 MPH1_d3 或 DR_D3
 
Serial－用做 MPH1_SPEED 或 DR_SPEED
 
UTMI－用做 DR_D3MPH1_D4_DP/
 
DR_D4_DP
 
I/OULPI－用做 MPH1_D4 或 DR_D4
 
Serial－用做 MPH1_DP 或 DR_DP
 
UTMI－用做 DR_D4MPH1_D5_DM/
 
DR_D5_DM
 
I/OULPI－用做 MPH1_D5 或 DR_D5
 
Serial－用做 MPH1_DM 或 DR_DM
 
UTMI－用做 DR_D5MPH1_D6_SER_RCV/
 
DR_D6_SER_RCV
 
I/OULPI－用做 MPH1_D6 或 DR_D6
 
Serial－用做 MPH1_SER_RCV 或 DR_SER_RCV
 
UTMI－用做 DR_D6MPH1_D7_DRVVBUS/
 
DR_D7_DRVVBUS
 
I/OULPI－用做 MPH1_D7 或 DR_D7
 
Serial－用做 MPH1_DRVVBUS 或 DR_DRVVBUS
 
UTMI－用做 DR_D7MPH1_NXT/
 
DR_SESS_VLD_NXT
 
IULPI－用做 MPH1_NXT 或 DR_NXT
 
Serial－用做 DR_SESS_VLD (DR module-only)
 
Serial OTG－用做 DR_SESS_VLD
 
UTMI－用做 DR_SESS_VLDMPH1_DIR_DPPULLUP/
 
DR_XCVR_SEL_DPPULLUPI/OULPI－用做 MPH1_DIR 或 DR_DIR
 
Serial－用做 MPH1_DPPULLUP 或 DR_DPPULLUP
 
UTMI－用做 DR_XCVR_SELMPH1_STP_SUSPEND/
 
DR_STP_SUSPENDOULPI－用做 MPH1_STP 或 DR_STP
 
Serial－用做 MPH1_SUSPEND 或 DR_SUSPEND
 
UTMI－用做 DR_SUSPENDMPH1_PWRFAULT/
 
DR_RX_ERROR_PWRFAULT
 
IULPI－用做 MPH1_PWRFAULT 或 DR_PWRFAULT
 
Serial－用做 MPH1_PWRFAULT 或 DR_PWRFAULT
 
UTMI－用做 DR_RX_ERRORMPH1_PCTL0/
 
DR_TX_VALID_PCTL0
 
OULPI－用做 MPH1_PCTL0 或 DR_PCTL0
 
Serial－用做 MPH1_PCTL0 或 DR_PCTL0
 
UTMI－用做 DR_TX_VALIDMPH1_PCTL1/
 
DR_TX_VALIDH_PCTL1OULPI－用做 MPH1_PCTL1 或 DR_PCTL1
 
Serial－用做 MPH1_PCTL1 或 DR_PCTL1
 
UTMI－用做 DR_TX_VALIDHMP

 
USB简介
 
USB是英文Universal Serial BUS(通用串行总线)的缩写，是一个外部总线标准，用于规范电脑与外部设备的连接和通讯，是应用在PC领域的接口技术。USB接口支持设备的即插即用和热插拔功能。
 
USB的电气特性
 
USB连接器包含四条线：2条用于电源供电(VBUS和GND)，2条用于USB数据传输(D+和D-)。VBUS提供5V电源，电流可达500mA。D+和D-为双向信号线，信号传输速率为12Mbps(每位83ns)。D+和D-信号电平为3.3V
 

 
USB的特点
 
1)USB为所有的USB外设提供了单一的易于使用的标准的连接类型。这样一来就简化了USB 外设的设计，实现了单一的数据通用接口。USB的端口具有很灵活的扩展性，一个USB端口串接上一个USBHub就可以扩展为多个USB端口。整个的USB的系统只有一个端口和一个中断节省了系统资源。
 
2) USB支持热插拔(hot plug)和PNP(Plug-and-Play)，也就是说在不关闭PC 的情况下可 以安全的插上和断开USB设备。
 
3)USB在设备供电方面提供了灵活性。直接连接到Hub，或者是连接到Host的设备可以通过USB，也可以通过电池或者其它的电力设备来供电，或使用两种供电方式的组合并且支持节约能源的挂机和唤醒模式。
 
5)USB传输速率适应各种不同类型的外设，提供全速12Mbps的速率和低速1.5Mbps的速率， USB2.0还支持480Mbps的高速传输速率。(现在usb3.0了，usb1.1不再考虑)
 
6)为了适应各种不同类型外围设备的要求，USB提供了四种不同的数据传输类型：控制传输，Bulk数据传输，中断数据传输和同步数据传输，同步数据传输可为音频和视频等实时设备的实时数据传输提供固定带宽。
 
USB四种的传输方式：控制(Control)传输
 
控制传输是双向传输数据，主要进行查询配置和给USB设备发送通用的命令。控制传输方式可以包括8,16,32和64字节的数据，这依赖于设备和传输速度。控制传输典型地用在主计算机和USB外设端点之间的传输。同步(isochronous)传输
 
同步传输提供了确定的带宽和间隔时间，它被用于时间严格并具有较强容错性的流数据传输，或者用于要求恒定的数据传输率的即时应用中，例如执行即时通话的网络电话，应用时使用同步传输模式是很好的选择。中断(interrupt)传输
 
中断方式传输主要用于定时查询设备是否有中断数据要传输。设备的端点模式器的结构决定了它的查询频率从1到255ms之间。这种传输方式典型的应用在少量的分散的不可预测数据的传输，键盘、操纵杆和鼠标就属于这一类型。批量(bulk)传输
 
主要应用在数据大量传输，而传输和接受数据上又没有带宽和间隔时间要求。打印机和扫描仪属于这种类型。
 
USB的拓朴结构
 

 
1) USB的网络协议中每个USB的系统有且只有一个host它负责管理整个USB系统，包括USB Device的连接与删除、与USB Device的通信、总路线的控制等等
 
2) Host端有一个Root Hub，可提供一个或多个USB下行端口，每个端口可以连接一个USB Hub或一个USB Device
 
3) USB Hub是用于USB端口扩展的，即USB Hub可以将一个USB端口扩展为多个端口。 上图中的每个Func(Function)就是一个USB Device，如USB键盘、USB鼠标、USB MODEM、USB硬盘等等
 
4) Compound Device是指带一个Hub和一个或多个不可删除的USB Device的复合设备
 
5) 一个USB系统可连接多达127个Function
 
USB 的设备类型(device class)
 
虽然USB设备都会表现USB的一些基本的特征，但是USB的设备还是可以分成多个不同类型。同类型的设备可以拥有一些共同的行为特征和工作协议从而使设备的驱动程序的书写变得简单一些。下表中就给出一些基本的USB的设备类型分类
 

 
引用：

 
描述
 
随着目前对通信和计算机系统速度与带宽的需求不断上升，系统设计师正面临着严峻的考验。按时序进行测试的并行总线结构已接近其能力的极限，总线宽度现达到64位以上，致使电路布局异常复杂。此外，宽平行总线内的大量信号同步起来也非常麻烦，尤其是这些信号还会受到诸如噪声和串扰等随机因素的影响。
 
并行总线宽度经多年不断增长之后，如今出现了另一种朝着相反方向发展的总线技术趋势，即窄串行总线开始取代宽并行结构。例如128位并行连接将变成一个四线串行 总线，当然这些变少的物理连线仍然必须传输与宽并行总线同样的数据，甚至还要更多。
 

 
串行总线一般以打包的形式传送数据，分包传输通过物理层技术完成，然后在协议层上实现。
 
串行总线串行好处很多，如打包数据适应性更强(字符长度可随系统要求而呈动态变化)、可靠性更高，以及内置有误差发现和校正功能。此外，信号线越少说明需要布局的通路越少，因而弯曲、通孔和端点也越少。简言之，串行总线速度快、容易操作且可靠性高，恰好与系统对更高带宽和性能的需要保持一致。
 
除了这些优点，串行总线也给系统设计师提出了一些新的挑战。
 
设计人员在规划应用这些信号以及排除故障时，必须考虑到非常高的速度和新型动态性能，所选择的测试工具必须能够与快速信号保持一致，这些信号以复杂协议如RapidIO、PCI-Express和Hypertransport等传输大量信息。
 
除了要跟上更快速度外，设计人员现在应付的是硬件、软件和固件的“设计融合”，嵌入式软件、数字逻辑、模拟电路和印制电路板等不再是分离的开发单元，需要同时考虑分析，以有效解决现在越来越多的信号完整性问题。数据内容按时间分割到不同的包上，出现错误的原因可能在应用软件本身，也可能是打包协议、数字逻辑或总线时序出错。
 
纯粹的逻辑设计已不够用，如今的系统速度还有一些其它影响必须理解并考虑，但很多工程师却不习惯于这样思维。过去的数字设计师把精力主要放在信号之间的时序问题上，现在则必须考虑器件内部及之间的信号参数问题，这些因素综合起来导致信号完整性问题大幅度增加，使排除故障的工作比以前更难。
 
多数数字故障排除工作的第一道防线是逻辑分析仪，这种通用仪器使用户能以多种格式存储、触发和观察数字信号。连接到被测系统的探针把数据送到逻辑分析仪多个不同的通道，然后通过逻辑分析仪按时序显示可及时看到数字脉冲串及其相关位置。状态显示格式以被测电路时钟信号决定的时序来观察数据，借助于反汇编程序和处理器软件支持包能进一步对这些结果进行说明，逻辑分析仪可用低级二进制方式表示高级指令。
 
逻辑分析仪有着很高通道数、深存储记忆和高级触发，可从众多测试点上获得数字信息，然后连续显示信息。产生的时序图清楚且便于理解，易于与预先设计的数据进行比较，在二进制水平确定系统工作是否正常。这些时序图通常是寻找危及信号完整性问题的出发点。
 
但不是每个逻辑分析仪都适合现代快速串行总线数据速率下的信号完整性分析，它必须具备一些先进的性能才能满足这些要求，包括8GHz采集速率(125ps 时序分辨率)、成千个可配置通道、256M以上存储深度、无转接器高密度压缩探针等等。除了这些硬件特性之外，目前高端逻辑分析仪还带有高级分析软件包，帮助用户从获得的二进制数据上得到高级代码并做出解释，后一种特性在分析信息打包串行数据时是不可缺少的。
 
很多数字问题通过观察缺陷数字信号的模拟波形显示可以更好地理解，虽然问题以数字脉冲位置发生错误的形式出现，但原因可能与模拟特性有关。在小幅值信号转化为错误逻辑状态或当上升时间缓慢而引起脉冲时序转变时，这些模拟变化就会变成数字故障。
 
数字存储示波器(DSO)可以捕捉每个数字周期的细节部分，直至一个脉冲或边沿。DSO能抓到其它工具无法得到的一次性事件，特别是在高速信号环境下，DSO是发现诸如瞬变和抖动等问题的最佳工具。
 
与逻辑分析仪一样，示波器如果要用于信号完整性测量，则必须满足严格的性能指标。现在的高级示波器在全采样速率下多个采集通道上带宽高达6GHz，记录长度高达32M，另外还具有低电容移动探针以及多种自动化、分析和一致性测量软件，可以满足要求。
 
逻辑分析仪和DSO是两种强大的信号完整性故障排除工具，随着整合技术的最新进展，将这两种工具合在一起使其功能又得到增强。
 
数字信息和模拟波形都按时间排列，这样就能以模拟方式检查数字事件，例如数字波形中的突发脉冲错误，可以在示波器波形上看到信号上升沿异常，这种模拟信号异常可能是待测电路逻辑误差造成的原因或结果。但不管是哪种情况，发现内部模拟特性有助于设计人员更快追踪问题。
 
信号完整性问题经常以间歇式数字故障的形式出现，例如与抖动相关的错误在上百万个周期中可能只出现一次，这类错误很难复制，因此难以发现。信号完整性测试可以发现电路板布局产生的最初问题，如端接不良的总线会产生反射和信号变形而影响数字性能，然后再一路追踪数字错误直到变形的模拟信号，通过整合的逻辑分析仪/示波器证明数字错误确实与布局相关，而与逻辑无关。
 
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串行总线技术（一）-串行总线结构（以PCIe为例）
 
 
串行总线的出现
 
 
在早期的计算机系统中，多数外围设备使用并行总线结构。这些总线包括PCI和PATA(并行ATA)。当通信速率较低时，并行总线结构可以设计得非常简单和有效，可以连接大量外围设备。通过使用中央仲裁机制，可以方便地实现总线设备间的通信：然而，当速率和带宽不断增加时，并行结构的潜力不断被发掘并不再能够满足系统设计要求。
 
 
并行总线结构的带宽可以通过增加总线宽度或者提高总线的工作频率来实现，但这种增加带宽的方式会逐渐变得困难。并行总线会占用很多引脚，而对现代数字芯片来说，单一芯片中集成了大量的功能，引脚本身就是一种非常紧张的资源，这为继续增加总线宽度带来了困难。
 
 
另外，总线频率已经进行了多次增加（如PCI-->PCIX)，继续对大量信号线提高工作频率也变得更加困难。除此之外，并行结构还有一些固有不足，如没有包的概念，没有错误检验机制等。在并行总线中，传输的是数据突发片段，不是完整的数据包，也没有与所传输数裾 相关的CRC校验结果以进行差错控制。并行总线的不足促进串行总线结构的发展，这不仅克服了原有的缺陷，还带来了其他好处。如图所示为并行总线与串行总线示例。
 
 
 
 
现在的数字系统中有很多种串行总线。PCI Express(代替了并行PCI总线）、SATA(代替PATA)以及USB等就是一些常用的高速总线。这些总线的速率也从MHz达到了GHz。
 
 
串行总线的优缺点
 
 
优点
 
 
 
占用引脚数量少
 
 
串行总线使用一对信号线发送数据(TX+ TX-),使用一对信号线接收数据(RX+ RX-)。而PCI和PCIX等并行总线会占用大量引脚。
 
 
 
差分信号
 
 
TX和RX信号线上采用的是差分信号传输方式，这种传输方式具有很高的抗噪声能力。
 
 
 
强错误检测能力
 
 
串行协议使用基干包的数据传输方式，对数据包采用了CRC校验。相比于PCI中采用的奇偶校验，CRC校验具有很强的检错能力。
 
 
 
纠错与恢复
 
 
因为采用基于包的传输方式并且带有CRC校验，接收设备能够检测出接收数据包中的错误并通知发送端出现了传输错误，发送端可以重新发送出现错误的数据包。
 
 
 
全双工数据和控制流
 
 
数据包可以在TX信号线上传输，同时可以在RX信号线上接收控制信息。SATA使用类似HOLD的流控原语来实时阻止数据发送以避免数据溢出。
 
 
 
分割式数据传输
 
 
在分割式数据传输中，request和completion可以不出现在同一个数据传输操作中。这不是串行总线所特有的必要特征。所有的串行总线都使用包和分割式数据传输协议进行数据传输。多数早期的并行总线(PCI、AHB)不支持分割式数据传输。最新的并行总线，如AXI 开始支持这一协议。
 
 
缺点
 
 
串行总线也存在一些不利之处。
 
 
 
只支持点到点连接
 
 
通过串行总线只能连接两个设备，而对于并行总线，可以在单一总线上连接多个设备，并目.很容易增减总线上的设备。对于串行总线，我们需要使用交换机和多个总线设备连接。
 
 
 
更大的延迟
 
 
由于串行及分层结构特点，串行结构的总线延迟更大一些。
 
 
串行总线结构
 
 
串行总线结构只允许点到点连接，一条串行总线只能连接两个设备，而并行总线可以同吋连接多个设备。在串行总线结构中，总线设备中需要包括两个基本电路部件：MAC控制器(通常简称为控制器）和PHY(主要实现模拟收发功能）。MAC具有分层结构，通常包括三个 层次。PHY包括两个部分：PCS和PMA。PCS(Physical Coding Sublayer,物理编码子层）主要实现编解码等数字逻辑功能。PMA主要实现时钟恢复、均衡和信号电平检测等模拟功能。
 
 
下面我们将以PCIe和SATA为例，对串行总线结构加以分析，如图所示。
 
 
 
MAC控制器包括三个层次：PHY逻辑层 、 数据链路层和事务层。每一层都有自己特定的功能。
 
 
PHY逻辑层
 
 
两个相互联接设备的PHY逻辑层之间使用PHY层包进行通信，称为有序训练集合，如图所示。PHY层包被用于建立链路和确定交互的操作速度，在训练阶段结束时，双方进入连接阶段，此时它们已经做好了传输数据链路层和事务层包的准备。PHY层包产生于PHY层，终结于另一侧的PHY逻辑层，不会上交给其他层次。
 
 
 
数据链路层
 
 
数据链路层使用短的、固定长度(2个dword/8字节）的包在两个设备间交互链路信息，如图所示。这些包也被称为DLLP(Data Link Layer Packet,数据链路层包）。DLLP被用于交换信用信息、ACK、NAK和功率管理协议。DLLP在本层产生，终止于对端的同一层， 不会进一步向上提交。
 
 
 
事务层
 
 
本层在两个设备间进行实际的数据交互，如下图所示。这些包被称为TLP(Transaction Layer Packet,事务层包），TLP为变长包。TLP包括头域、数据净荷和CRC校验。一个TLP由start-of-packet符号开始，以END符号结束。
 
 
 
串行总线时钟
 
 
在PCIe中，平台提供100MHz参考时钟，通过PCIe插槽提供给总线设备。PCIe端点设备从PCIe连接器处获取该参考时钟并将其交给PHY PMA层。PMA内部有一个PLL，它根据输入的100MHz时钟和输入的RX数据流生成250MHz的时钟PCLK。PHY将PCLK提供给MAC发送数据（从MAC到PHY)和接收数据（从PHY到MAC)都同步于PCLK。对于PCIe,MAC的接收和发送电路工作在同一个时钟域。对于其他串行总线结构，如SATA收发电路时钟可能不同。在SATA中，发送和接收时钟是不同的，属于异步时钟。
 
 
发送路径的微结构
 
 
MAC和PHY PCS之间的接口是标准的，虽然这不一定必要，但标准化有利于IP核的开发，可提高不同芯片厂商IP核之间的互操作性。对于PCIe来说，该接口被称为PIPE接口。
 
 
MAC提供的发送数据的位宽为8比特或16比特。PCLK的频率与数据总线的位宽有直接关系，数据位宽为8比特时，PCLK为250MHz数据位宽为16比特时，PCLK为125MHz，如图所示。
 
 
 
这两个频率是PCIe Genl所使用的，在Gen2中，二者都进行了翻倍。位宽变换电路模块可以将16比特的数据位宽转换成8比特的位宽，接着将其送入8b/10b编码器。编码器将每个8比特的数据转换成为10比特的编码值并将其传递到PHY的PMA层。PMA层使用一个高速时钟(Genl时为2.5GHz,Gen2时为5GHz)进一步将10比特的编码结果转换为单比特串行数据并通过TX信号线发出。
 
 
接收路径的微结构
 
 
PMA接收电路实现比特提取和串并变换功能，将单比特的串行接收数据变换成为10比特的并行数据，如图所示。
 
 
 
10比特的数据流从PMA接收电路进入PCS接收电路。此时的10比特数据流并非是字符对准的。在PCS内部，10比特数据流先后进入字符对准电路、弹性缓冲区、10b/8b解码电路并最终进入可选的8b/16b转换电路。
 
 
字符对准
 
 
PCIe接收的数据是以10比特的字符为组成单位的。PMA接收电路将接收数据组成10比特字符时没有按照字符边界进行。字符对准逻辑电路查找COMMA字符并以它为基础进行字符边界对准。对准后的字符流被送入弹性缓冲区，如图所示。
 
 
 
弹性缓冲区
 
 
PCIe链路两端所使用时钟的标称值均为250MHz。它们可以使用平台提供的同一个时钟，或者选择它们自带的时钟源来生成250MHz的工作时钟。当使用相互独立的时钟时，它们之间会有微小的偏差（偏差可能非常微小，但不会为0)，此时，经过一段时间之后，会造成数据的上溢或下溢。总线一端的时钟频率可能比另一端略微高一些，频率低的一端会出现数据缓冲区上溢，频率高的一端会出现数据缓冲区下溢。串行总线中使用弹性缓冲区来处理时钟频率上的微小差别。我们将对PCIe和SATA中的弹性缓冲区加以介绍。
 
 
位宽为10比特的接收符号流被写入一个FIFO。按照PCIe协议，在发送数据时，会按照一定的间隔定期发送填充包（称为SKIP集合）。这些填充包可以在不影响数据净荷、编码/解码、扰码/解扰码的情况下快速插入和去除。写入逻辑持续将10比特的字符写入FIFO,读岀逻辑持续将FIFO中的字符读出。如果写入速度比读出速度快，FIFO中的数据深度将逐渐增加。
 
 
当FIFO中的数据深度达到了预先设定的上限时，写入逻辑会丢弃1个或多个SKIP字符。类似地，当写入速度低于读出速度时，FIFO中的数据深度会逐渐降低，当深度降至预先设定的下限时，读出逻辑不再从FIFO中读出数据，它会暂停读出数据，同时向数据通路中插入一个SKIP符号。这里的FIFO就是弹性缓冲区，其内部数据深度是变化的，可以用于调整读写时钟频率的微小偏差，如图所示。
 
 
 
需要说明的是，这种工作机制可以用于处理微小的读写频率偏差，不适合处理较大的频率偏差（较大的时钟偏差需要深度较大的弹性缓冲区并且会引入较大的延迟）。规范中对频率偏差会提出限制，例如，PCIe中的频率偏差应小于300PPM。当时钟偏差被限定在一定PPM之内时，SKIP出现的间隔就可以计算得到。
 
 
SATA使用了类似的机制，它会在每256个双字之间插入两个ALIGH原语。ALIGN原语根据两边的频率差可以快速地被丢弃或插入。
 
 
10b/8b解码和8b/16b转换
 
 
弹性缓冲区的输出进入解码器电路，它会将10比特的字符转换成为8比特的数据。如果PCS-MAC接口数据通道宽度为16比特，那么需要将两个连续的8比特数据拼接起来构成16比特的数据并送给接收MAC如果数据通路宽度为8比特，那么不需要做任何处理，直接送给接收MAC。
 
 
后面会继续讲讲《串行总线更多结构》，敬请期待。
 
 
 
 
ＮＯＷ现在行动！
 
 
学习Xilinx FPGA最好的资料其实就是官方手册，下表总结了部分手册的主要介绍内容，关注我，持续更新中......
 
 
文件名
主标题
内容简单介绍
是否有中文版
UG476
7 Series FPGAs GTX/GTH  Transceivers
GTX和GTH介绍，PCIe、serdes等学习必备
否
UG471
7 Series FPGAs SelectIO Resources
描述 7 系列 FPGA 中可用的 SelectIO资源。
否
UG1114
PetaLinux Tools Documentaton
PetaLinux 工具文档 参考指南
是,V2019.2
UG949
UltraFAST 设计方法指南（适用于 Vivado  Design Suite）
赛灵思® UltraFast™  设计方法是用于为当今器件优化设计进程的一套最佳实践。这些设计的规模与复杂性需要执行特定的步骤与设计任务，从而确保设计每一个阶段的成功开展。依照这些步骤，并遵循最佳实践，将帮助您以最快的速度和最高的效率实现期望的设计目标
是,V2018.1
IP手册
pg057
FIFO Generator
FIFO生成器IP使用手册
否
pg104
Complex Multiplier
复数乘法器IP使用手册
否
pg122
RAM-Based Shift Register 
移位寄存器IP使用手册
否
 
 
 
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