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  • 如题,有16个字节的数据,一个数据对应一个IO口,从IO口输出相应的高低电平,总共有16个IO口,并且需要并行从STM32的一个16位的口比如PA口输出,所以首先需要做串行数据转化为并行数据,把这16个8位的数据转为8个16...

    如题,有16个字节的数据,一个数据对应一个IO口,从IO口输出相应的高低电平,总共有16个IO口,并且需要并行从STM32的一个16位的口比如PA口输出,所以首先需要做串行数据转化为并行数据,把这16个8位的数据转为8个16位数据。

    我现在的程序如下:

    unsigned char in_data[16];

    unsigned int out_data[8];

    out_data[0] |= (0x80 & in_data[15])<<8;

    out_data[0] |= (0x80 & in_data[14])<<7;

    out_data[0] |= (0x80 & in_data[13])<<6;

    out_data[0] |= (0x80 & in_data[12])<<5;

    out_data[0] |= (0x80 & in_data[11])<<4;

    out_data[0] |= (0x80 & in_data[10])<<3;

    out_data[0] |= (0x80 & in_data[9])<<2;

    out_data[0] |= (0x80 & in_data[8])<<1;

    out_data[0] |= (0x80 & in_data[7]);

    out_data[0] |= (0x80 & in_data[6])>>1;

    out_data[0] |= (0x80 & in_data[5])>>2;

    out_data[0] |= (0x80 & in_data[4])>>3;

    out_data[0] |= (0x80 & in_data[3])>>4;

    out_data[0] |= (0x80 & in_data[2])>>5;

    out_data[0] |= (0x80 & in_data[1])>>6;

    out_data[0] |= (0x80 & in_data[0])>>7;

    out_data[1] |= (0x40 & in_data[15])<<9;

    out_data[1] |= (0x40 & in_data[14])<<8;

    out_data[1] |= (0x40 & in_data[13])<<7;

    out_data[1] |= (0x40 & in_data[12])<<6;

    out_data[1] |= (0x40 & in_data[11])<<5;

    out_data[1] |= (0x40 & in_data[10])<<4;

    out_data[1] |= (0x40 & in_data[9])<<3;

    out_data[1] |= (0x40 & in_data[8])<<2;

    out_data[1] |= (0x40 & in_data[7])<<1;

    out_data[1] |= (0x40 & in_data[6]);

    out_data[1] |= (0x40 & in_data[5])>>1;

    out_data[1] |= (0x40 & in_data[4])>>2;

    out_data[1] |= (0x40 & in_data[3])>>3;

    out_data[1] |= (0x40 & in_data[2])>>4;

    out_data[1] |= (0x40 & in_data[1])>>5;

    out_data[1] |= (0x40 & in_data[0])>>6;

    out_data[2] |= (0x20 & in_data[15])<<10;

    out_data[2] |= (0x20 & in_data[14])<<9;

    out_data[2] |= (0x20 & in_data[13])<<8;

    out_data[2] |= (0x20 & in_data[12])<<7;

    out_data[2] |= (0x20 & in_data[11])<<6;

    out_data[2] |= (0x20 & in_data[10])<<5;

    out_data[2] |= (0x20 & in_data[9])<<4;

    out_data[2] |= (0x20 & in_data[8])<<3;

    out_data[2] |= (0x20 & in_data[7])<<2;

    out_data[2] |= (0x20 & in_data[6])<<1;

    out_data[2] |= (0x20 & in_data[5]);

    out_data[2] |= (0x20 & in_data[4])>>1;

    out_data[2] |= (0x20 & in_data[3])>>2 ;

    out_data[2] |= (0x20 & in_data[2])>>3 ;

    out_data[2] |= (0x20 & in_data[1])>>4 ;

    out_data[2] |= (0x20 & in_data[0])>>5 ;

    out_data[3] |= (0x10 & in_data[15])<<11;

    out_data[3] |= (0x10 & in_data[14])<<10;

    out_data[3] |= (0x10 & in_data[13])<<9;

    out_data[3] |= (0x10 & in_data[12])<<8;

    out_data[3] |= (0x10 & in_data[11])<<7;

    out_data[3] |= (0x10 & in_data[10])<<6;

    out_data[3] |= (0x10 & in_data[9])<<5;

    out_data[3] |= (0x10 & in_data[8])<<4;

    out_data[3] |= (0x10 & in_data[7])<<3;

    out_data[3] |= (0x10 & in_data[6])<<2;

    out_data[3] |= (0x10 & in_data[5])<<1;

    out_data[3] |= (0x10 & in_data[4]);

    out_data[3] |= (0x10 & in_data[3])>>1;

    out_data[3] |= (0x10 & in_data[2])>>2;

    out_data[3] |= (0x10 & in_data[1])>>3;

    out_data[3] |= (0x10 & in_data[0])>>4;

    out_data[4] |= (0x08 & in_data[15])<<12;

    out_data[4] |= (0x08 & in_data[14])<<11;

    out_data[4] |= (0x08 & in_data[13])<<10;

    out_data[4] |= (0x08 & in_data[12])<<9;

    out_data[4] |= (0x08 & in_data[11])<<8;

    out_data[4] |= (0x08 & in_data[10])<<7;

    out_data[4] |= (0x08 & in_data[9])<<6;

    out_data[4] |= (0x08 & in_data[8])<<5;

    out_data[4] |= (0x08 & in_data[7])<<4;

    out_data[4] |= (0x08 & in_data[6])<<3;

    out_data[4] |= (0x08 & in_data[5])<<2;

    out_data[4] |= (0x08 & in_data[4])<<1;

    out_data[4] |= (0x08 & in_data[3]);

    out_data[4] |= (0x08 & in_data[2])>>1;

    out_data[4] |= (0x08 & in_data[1])>>2;

    out_data[4] |= (0x08 & in_data[0])>>3;

    out_data[5] |= (0x04 & in_data[15])<<13;

    out_data[5] |= (0x04 & in_data[14])<<12;

    out_data[5] |= (0x04 & in_data[13])<<11;

    out_data[5] |= (0x04 & in_data[12])<<10;

    out_data[5] |= (0x04 & in_data[11])<<9;

    out_data[5] |= (0x04 & in_data[10])<<8;

    out_data[5] |= (0x04 & in_data[9])<<7;

    out_data[5] |= (0x04 & in_data[8])<<6;

    out_data[5] |= (0x04 & in_data[7])<<5;

    out_data[5] |= (0x04 & in_data[6])<<4;

    out_data[5] |= (0x04 & in_data[5])<<3;

    out_data[5] |= (0x04 & in_data[4])<<2;

    out_data[5] |= (0x04 & in_data[3])<<1;

    out_data[5] |= (0x04 & in_data[2]);

    out_data[5] |= (0x04 & in_data[1])>>1;

    out_data[5] |= (0x04 & in_data[0])>>2;

    out_data[6] |= (0x02 & in_data[15])<<14;

    out_data[6] |= (0x02 & in_data[14])<<13;

    out_data[6] |= (0x02 & in_data[13])<<12;

    out_data[6] |= (0x02 & in_data[12])<<11;

    out_data[6] |= (0x02 & in_data[11])<<10;

    out_data[6] |= (0x02 & in_data[10])<<9;

    out_data[6] |= (0x02 & in_data[9])<<8;

    out_data[6] |= (0x02 & in_data[8])<<7;

    out_data[6] |= (0x02 & in_data[7])<<6;

    out_data[6] |= (0x02 & in_data[6])<<5;

    out_data[6] |= (0x02 & in_data[5])<<4;

    out_data[6] |= (0x02 & in_data[4])<<3;

    out_data[6] |= (0x02 & in_data[3])<<2;

    out_data[6] |= (0x02 & in_data[2])<<1;

    out_data[6] |= (0x02 & in_data[1]);

    out_data[6] |= (0x02 & in_data[0])>>1;

    out_data[7] |= (0x01 & in_data[15])<<15;

    out_data[7] |= (0x01 & in_data[14])<<14;

    out_data[7] |= (0x01 & in_data[13])<<13;

    out_data[7] |= (0x01 & in_data[12])<<12;

    out_data[7] |= (0x01 & in_data[11])<<11;

    out_data[7] |= (0x01 & in_data[10])<<10;

    out_data[7] |= (0x01 & in_data[9])<<9;

    out_data[7] |= (0x01 & in_data[8])<<8;

    out_data[7] |= (0x01 & in_data[7])<<7;

    out_data[7] |= (0x01 & in_data[6])<<6;

    out_data[7] |= (0x01 & in_data[5])<<5;

    out_data[7] |= (0x01 & in_data[4])<<4;

    out_data[7] |= (0x01 & in_data[3])<<3;

    out_data[7] |= (0x01 & in_data[2])<<2;

    out_data[7] |= (0x01 & in_data[1])<<1;

    out_data[7] |= (0x01 & in_data[0]);

    由于有多组这样的数据,转化时占用CPU时间比较多,看一下大家有没什么更好的算法?能压缩这个转化的时间。

    展开全文
  • 模块功能:接收串行数据,转为并行数据。 应用场景:在SPI,Uart等串行协议接收侧均有应用。 二. 模块框图与使用说明 有两种模式(通过参数SDATA_IS_CONTINUOUS进行选择): 1.数据连续模式,此时sdata_valid指示...

    一. 模块功能与应用场景

    模块功能:接收串行数据,转为并行数据。

    应用场景:在SPI,Uart等串行协议接收侧均有应用。

    二. 模块框图与使用说明

    Verilog功能模块-串行数据转并行数据-1

    有两种模式(通过参数SDATA_IS_CONTINUOUS进行选择):

    1.数据连续模式,此时sdata_valid指示有效数据开始,在并行数据接收完成前,后面数据均有效。输入时序如下图。

    Verilog功能模块-串行数据转并行数据-2

    2.数据不连续模式,此时sdata_valid指示当前数据有效。输入时序如下图。

    Verilog功能模块-串行数据转并行数据-3

    注意:

    1.sdata与sdata_valid应同步有效,且因为代码中有同步处理,所以这两者不需要与sclk的某边沿同步

    2.sdata应从最高位开始发

    2.第一组数据和第二组数据之间的间隔可以为0~N个时钟周期,即可以连续发不间隔,也可以有任意间隔。

    三. 模块代码

    /*
     * @Author       : Xu Dakang
     * @Email        : XudaKang_up@qq.com
     * @Date         : 2021-04-24 12:27:11
     * @LastEditors  : Xu Dakang
     * @LastEditTime : 2021-04-25 21:08:14
     * @Filename     : sdata2pdata.sv
     * @Description  : 输入串行数据,输出并行数据,实现串转并
    */
    
    
    
    module sdata2pdata
    #(
      parameter PDATA_WIDTH = 24,
      parameter SDATA_IS_CONTINUOUS = 0
    )(
      output logic [PDATA_WIDTH-1 : 0] pdata,
      output logic                     pdata_valid,
    
      input  logic                     sdata,
      input  logic                     sdata_valid,
    
      input  logic                     sclk,
    
      input  logic rstn
    );
    
    
    
    //< 输入信号同步 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++
    logic sdata_r1;
    logic sdata_r2;
    logic sdata_r3;
    always_ff @(posedge sclk) begin
      sdata_r1 <= sdata;
      sdata_r2 <= sdata_r1;
      sdata_r3 <= sdata_r2;
    end
    
    
    logic sdata_valid_r1;
    logic sdata_valid_r2;
    always_ff @(posedge sclk) begin
      sdata_valid_r1 <= sdata_valid;
      sdata_valid_r2 <= sdata_valid_r1;
    end
    //< 输入信号同步 ------------------------------------------------------------
    
    
    
    //> 串行数据计数 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++
    logic [$clog2(PDATA_WIDTH+1)-1 : 0] sdata_cnt;
    
    logic sdata_cnt_en;
    always_ff @(posedge sclk, negedge rstn) begin
      if (~rstn)
        sdata_cnt_en <= '0;
      else if (SDATA_IS_CONTINUOUS)
        if (sdata_valid_r2 && (sdata_cnt == '0 || sdata_cnt == PDATA_WIDTH - 1 || sdata_cnt ==  PDATA_WIDTH))
          sdata_cnt_en <= 1'b1;
        else if (~sdata_valid_r2 && sdata_cnt ==  PDATA_WIDTH - 1)
          sdata_cnt_en <= 1'b0;
        else
          sdata_cnt_en <= sdata_cnt_en;
      else
        sdata_cnt_en <= sdata_valid_r2;
    end
    
    
    always_ff @(posedge sclk, negedge rstn) begin
      if (~rstn)
        sdata_cnt <= '0;
      else if (sdata_cnt_en)
        if (sdata_cnt == PDATA_WIDTH) // 数据有效时,一组数据刚转换完成,下一组的第一个数据来了,计为1
          sdata_cnt <= 'b1;
        else //! 数据有效时,一组数据还未转换完成,计数加1
          sdata_cnt <= sdata_cnt + 1'b1;
      else if (sdata_cnt == PDATA_WIDTH) // 一组数据转换完成,下一组数据没马上来,回到0
        sdata_cnt <= '0;
      else
        sdata_cnt <= sdata_cnt;
    end
    //> 串行数据计数 ------------------------------------------------------------
    
    
    
    //< 生成输出 ++++++++++++++++++++++++++++++++++++++++++++++++++++++++++++
    logic [PDATA_WIDTH-1 : 0] pdata_temp; // pdata的计算中间值
    always_ff @(posedge sclk, negedge rstn) begin
      if (~rstn)
        pdata_temp <= '0;
      else if (sdata_cnt_en)
        pdata_temp <= {pdata_temp[PDATA_WIDTH-2 : 0], sdata_r3};
      else
        pdata_temp <= pdata_temp;
    end
    
    
    always_ff @(posedge sclk, negedge rstn) begin
      if (~rstn)
        pdata <= '0;
      else if (sdata_cnt == PDATA_WIDTH)
        pdata <= pdata_temp;
      else
        pdata <= pdata;
    end
    
    
    always_ff @(posedge sclk, negedge rstn) begin
      if (~rstn)
        pdata_valid <= '0;
      else if (sdata_cnt == PDATA_WIDTH)
        pdata_valid <= 1'b1;
      else
        pdata_valid <= '0;
    end
    //< 生成输出 ------------------------------------------------------------
    
    
    
    endmodule
    

    四. testbench

    /*
     * @Author       : Xu Dakang
     * @Email        : XudaKang_up@qq.com
     * @Date         : 2021-04-24 12:27:28
     * @LastEditors  : Xu Dakang
     * @LastEditTime : 2021-04-25 21:05:02
     * @Filename     : sdata2pdata_tb.sv
     * @Description  : testbench of sdata2pdata
    */
    
    
    
    module sdata2pdata_tb ();
    
    timeunit 1ns;
    timeprecision 10ps;
    
    localparam PDATA_WIDTH = 5;
    localparam SDATA_IS_CONTINUOUS = 1;
    
    logic [PDATA_WIDTH-1 : 0] pdata;
    logic                     pdata_valid;
    
    logic                     sdata;
    logic                     sdata_valid;
    logic                     sclk;
    logic                     rstn;
    
    
    
    // 实例化模块
    sdata2pdata #(
      .PDATA_WIDTH (PDATA_WIDTH),
      .SDATA_IS_CONTINUOUS (SDATA_IS_CONTINUOUS)
    ) sdata2pdata_inst(.*);
    
    
    
    // 产生测试数据 最大值 2^PDATA_WIDTH-1
    localparam NUM = 15;
    logic [PDATA_WIDTH-1 : 0] pdata_list [NUM];
    initial begin
      for (int i = 0; i < NUM; i++) begin
        pdata_list[i] = {$random()} % (2**PDATA_WIDTH);
      end
    end
    
    
    
    // 生成时钟
    localparam CLKT = 2;
    initial begin
      sclk = 0;
      forever #(CLKT / 2) sclk = ~sclk;
    end
    
    
    
    // 数据连续模式
    initial begin
      if (SDATA_IS_CONTINUOUS == 1) begin
        rstn = 0;
        sdata_valid = 0;
        #(CLKT * 2)  rstn = 1;
        for (int i = 0; i < NUM; i++) begin
          sdata_valid = 1;
          for (int j = 0; j < PDATA_WIDTH; j++) begin
            sdata = pdata_list[i][PDATA_WIDTH-1-j];
            #(CLKT) sdata_valid = 0;
          end
          #(CLKT * ({$random} % 3)) ; // 数据连续模式时,可在各组数据间插入随机时钟间隔
        end
    
        #(CLKT * 10) $stop;
      end
    end
    
    
    // 数据不连续模式
    initial begin
      if (SDATA_IS_CONTINUOUS == 0) begin
        rstn = 0;
        sdata_valid = 0;
        #(CLKT * 2)  rstn = 1;
        for (int i = 0; i < NUM; i++) begin
          for (int j = 0; j < PDATA_WIDTH; j++) begin
            sdata = pdata_list[i][PDATA_WIDTH-1-j];
            sdata_valid = 1;
            #CLKT ;
            sdata_valid = 0;
            #(CLKT * ({$random} % 3)) ; // 数据不连续模式时,可在同组数据间插入随机时钟间隔
          end
          sdata_valid = 0;
          #(CLKT * ({$random} % 3)) ;
        end
    
        #(CLKT * 10) $stop;
      end
    end
    
    
    
    endmodule
    

    五. 仿真验证

    仿真工具:Vivado 2020.2 Simulator。

    数据连续模式,从结果可以看出,串转并输出正确。

    image-20210425212255013

    数据不连续模式,同样正确。

    image-20210425212515021

    六. 工程分享

    sdata2pdata 串转并模块 vivado 2020.2工程.7z

    链接:https://pan.baidu.com/s/1wBCLjYqcjj0HGm_S9O5iOQ
    提取码:j3z4

    展开全文
  • 假如reg是一个串行不断输入的1bit数据,当其传输8位后停止传输,假设其8次输入的数据为 1111 1111,而rx_data本来的数据为8位的0000 0000 always@(posedge sys_clk or negedge sys_rst_n) if(sys_rst_n == 1'b0) ...

    假如reg是一个串行不断输入的1bit数据,当其传输8位后停止传输,假设其8次输入的数据为
    1111 1111,而rx_data本来的数据为8位的0000 0000

    always@(posedge sys_clk or negedge sys_rst_n)
    	if(sys_rst_n == 1'b0)
    		rx_data <= 8'b0;
    	else if (条件)
    		rx_data <= { reg, rx_data[7:1] };
    

    首先,满足条件下,reg的第一个数据为1,则{ 1,0000 000},因为原来的rx_data为8个0,现在只保留了高七位,相当于将其右移了一位。然后将{ 1,0000 000}重新赋值给rx_data,
    等到下一次执行的时候,数据变为{1,10000 00}一直全部将reg的数据赋值给rx_data。
    不仅实现了位拼接右移,同时还将一个串行数据变成一个并行数据输出。

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  • /* 名称:串行数据转换为并行数据说明:串行数据由 RXD 发送给串并转换芯片 74164,TXD 则用于输出移位时钟脉冲,74164 将串行输入的 1 字节转换为并行数据,并将转换的数据通过 8 只 LED 显示出来。本例串口工作...

    /*  名称:串行数据转换为并行数据

    说明:串行数据由 RXD 发送给串

    并转换芯片 74164,TXD 则用于输出移位时钟脉冲,74164 将串行输入的 1 字节转换为并行数据,并将转换的数据通过 8 只 LED 显示出来。本例串口工作模式 0,即移位寄存器 I/O 模式。

    */

    #include

    #include

    #define uchar unsigned char

    #define uint unsigned int

    sbit SPK=P3^7;

    uchar FRQ=0x00;

    //延时

    void DelayMS(uint ms)

    {

    uchar i;

    while(ms--) for(i=0;i<120;i++);

    }

    //主程序

    void main()

    {

    uchar c=0x80;

    SCON=0x00;      //串口模式 0,即移位寄存器输入/输出方式

    TI=1;

    while(1)

    {

    c=_crol_(c,1);

    SBUF=c;

    while(TI==0);  //等待发送结束

    TI=0;         //TI 软件置位

    DelayMS(400);

    }

    }

    /*  名称:串行数据转换为并行数据

    说明:串行数据由 RXD 发送给串

    并转换芯片 74164,TXD 则用于输出移位时钟脉冲,74164 将串行输入的 1 字节转换为并行数据,并将转换的数据通过 8 只 LED 显示出来。本例串口工作模式 0,即移位寄存器 I/O 模式。

    */

    #include

    #include

    #define uchar unsigned char

    #define uint unsigned int

    sbit SPK=P3^7;

    uchar FRQ=0x00; [page]

    //延时

    void DelayMS(uint ms)

    {

    uchar i;

    while(ms--) for(i=0;i<120;i++);

    }

    //主程序

    void main()

    {

    uchar c=0x80;

    SCON=0x00;      //串口模式 0,即移位寄存器输入/输出方式

    TI=1;

    while(1)

    {

    c=_crol_(c,1);

    SBUF=c;

    while(TI==0);  //等待发送结束

    TI=0;         //TI 软件置位

    DelayMS(400);

    }

    }

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    千次阅读 2021-06-26 03:55:23
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    千次阅读 2021-06-27 10:23:17
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    2021-04-23 13:09:18
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空空如也

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串行数据并行数据是怎么实现的