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  • 主器件用于启动总线传送数据,并产生时钟以开放传送的器件,此时任何被寻址的器件均被认为是从器件.在总线上主和从、发和收的关系不是恒定的,而取决于此时数据传送方向。如果主机要发送数据给从器...

    I2C总线

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    本词条由“科普中国”科学百科词条编写与应用工作项目 审核 。

    I2C总线是由Philips公司开发的一种简单、双向二线制同步串行总线。它只需要两根线即可在连接于总线上的器件之间传送信息。

    主器件用于启动总线传送数据,并产生时钟以开放传送的器件,此时任何被寻址的器件均被认为是从器件.在总线上主和从、发和收的关系不是恒定的,而取决于此时数据传送方向。如果主机要发送数据给从器件,则主机首先寻址从器件,然后主动发送数据至从器件,最后由主机终止数据传送;如果主机要接收从器件的数据,首先由主器件寻址从器件.然后主机接收从器件发送的数据,最后由主机终止接收过程。在这种情况下.主机负责产生定时时钟和终止数据传送。 [1] 

    中文名

    I2C总线

    外文名

    Inter-Integrated Circuit

    模    式

    两线式串行总线

    目录

    1. 工作原理
    2. 特征
    3. 数据传输
    1. ▪ 字节格式
    2. ▪ 应答响应
    3. ▪ 时钟同步
    4. 模式
    1. ▪ 快速模式
    2. ▪ 高速模式

    工作原理

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    SDA(串行数据线)和SCL(串行时钟线)都是双向I/O线,接口电路为开漏输出.需通过上拉电阻接电源VCC.当总线空闲时.两根线都是高电平,连接总线的外同器件都是CMOS器件,输出级也是开漏电路.在总线上消耗的电流很小,因此,总线上扩展的器件数量主要由电容负载来决定,因为每个器件的总线接口都有一定的等效电容.而线路中电容会影响总线传输速度.当电容过大时,有可能造成传输错误.所以,其负载能力为400pF,因此可以估算出总线允许长度和所接器件数量。

    主器件用于启动总线传送数据,并产生时钟以开放传送的器件,此时任何被寻址的器件均被认为是从器件.在总线上主和从、发和收的关系不是恒定的,而取决于此时数据传送方向。如果主机要发送数据给从器件,则主机首先寻址从器件,然后主动发送数据至从器件,最后由主机终止数据传送;如果主机要接收从器件的数据,首先由主器件寻址从器件.然后主机接收从器件发送的数据,最后由主机终止接收过程。在这种情况下.主机负责产生定时时钟和终止数据传送。 [2] 

    特征

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    I2C总线特点可以概括如下:

    (1)在硬件上,I2C总线只需要一根数据线和一根时钟线两根线,总线接口已经集成在芯片内部,不需要特殊的接口电路,而且片上接口电路的滤波器可以滤去总线数据上的毛刺.因此I2C总线简化了硬件电路PCB布线,降低了系统成本,提高了系统可靠性。因为I2C芯片除了这两根线和少量中断线,与系统再没有连接的线,用户常用IC可以很容易形成标准化和模块化,便于重复利用。

    (2)I2C总线是一个真正的多主机总线,如果两个或多个主机同时初始化数据传输,可以通过冲突检测和仲裁防止数据破坏,每个连接到总线上的器件都有唯一的地址,任何器件既可以作为主机也可以作为从机,但同一时刻只允许有一个主机。数据传输和地址设定由软件设定,非常灵活。总线上的器件增加和删除不影响其他器件正常工作。

    (3)I2C总线可以通过外部连线进行在线检测,便于系统故障诊断和调试,故障可以立即被寻址,软件也利于标准化和模块化,缩短开发时间。

    (4)连接到相同总线上的IC数量只受总线最大电容的限制,串行的8位双向数据传输位速率在标准模式下可达100Kbit/s,快速模式下可达400Kbit/s,高速模式下可达3.4Mbit/s。

    (5)总线具有极低的电流消耗.抗高噪声干扰,增加总线驱动器可以使总线电容扩大10倍,传输距离达到15m;兼容不同电压等级的器件,工作温度范围宽。 [3] 

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  • 随着数模转换器的转换速率越来越高,JESD204B串行接口已经越来越多地广泛用在数模转换器上,其对器件时钟和同步时钟之间的时序关系有着严格需求。本文就重点讲解了JESD204B数模转换器的时钟规范,以及利用TI公司的...

    随着的转换速率越来越高,串行接口已经越来越多地广泛用在上,其对器件时钟和同步时钟之间的时序关系有着严格需求。本文就重点讲解了的时钟规范,以及利用TI公司的芯片实现其时序要求。

    本文引用地址:http://www.eepw.com.cn/article/270296.htm

      1. 介绍

      1.1 JESD204B规范及其优势

      JESD204是基于SerDes($174.9800)的串行接口标准,主要用于数模转换器和逻辑器件之间的数据传输,其最早的版本是JESD204A,现在是JESD204Bsubclass0,subclass1,subclass2.区别主要在于其对同步和链路间固定时差的测量。目前市场上比较多地数模转换器接口是JESD204B subclass1.其最大传输速率可达12.5Gbps,支持多链路和多器件的同步以及固定时差的测量。下表是各版本之间的差异:

      

     

      Table 1

      在JESD204接口出现以前,数模转换器的数字接口绝大多数是差分LVDS的接口,这就造成了布板的困难,当PCB的密度很大的时候就需要增加板层从而造成印制板的成本上升。而JESD204B接口是串行接口,能有效减少数据输出的差分对,能最大限度的简化Layout.因此JESD204B是高密度板不可或缺的接口。但因其需要进行严格的同步和以及时延的测量,与之接口的逻辑会比LVDS接口复杂很多,幸运的是现在逻辑厂商都集成了专用的JESD204IPCore在他们的软件里,从而简化了逻辑的设计。

      1.2 JESD204B时钟的需求

      尽管JESD204B也有不同的版本,但越来越多的厂商选择Subclass1,因此市面上绝大多数的数模转换器都是基于这个版本设计的。本文就以JESD204B subclass1来讨论时钟的时序需要以及TI时钟芯片方案的实现。任何一个串行协议都离不开帧和同步,JESD204B也不例外,也需要收发双方有相同的帧结构,然后以一种方式来同步,即辨别起始。JESD204B是以时钟信号的沿来辨别同步的开始,以及通过一定的握手信号使得收发双方能够正确识别帧的长度和边界,因此时钟信号及其时序关系对于JESD204B就显得极其重要。下图是典型的JESD204B系统的系统连接,Device Clock是器件工作的主时钟,一般在数模转换器里为

      

     

      图1

      其采样时钟或者整数倍频的时钟,其协议本身的帧和多帧的时钟也是基于Device Clock.SYSREF是用于指示不同转换器或者逻辑的Device Clock的沿,或者不同器件间Deterministic latency的参考。如下图所示,Device Clock和SYSREF必须满足的时序关系。

      

     

      图2

      SYSREF的第一个上升沿要非常容易的能被Device Clock捕捉到,这样就需要SYSREF和Device Clock满足上图的时序关系。通常会因为PCB的线长以及时钟器件不同通道输出时的Skew,会带来一定的误差,Device Clock的上升沿不一定正好在SYSREF的脉冲的正中间,工程上只要在一定范围内就能保证JESD204收发正常工作。

    2.时钟的实现

    本文引用地址:http://www.eepw.com.cn/article/270296.htm

      2.1专用的时钟芯片

      LMK04820系列的时钟芯片是一款专用的时钟芯片,Device Clock和SYSREF是成对输出的,其输出的时序满足其时序要求,应用较为简单,但当用户需要连续模式的SYSREF时,会引起一定串扰如下图所示(983.04MDevclk and 7.68MSysREF),可能会造成的性能下降。当然SYSREF工作在脉冲模式,LMK04820是一个完美选择。如果板上JESD204B时钟路数较多,LMK04820的输出不能满足要求,可以用LMK1802扩展得到更多的时钟输出。

      

     

      图3

      2.2通用的LVDS时钟芯片

      在某些应用中客户的系统上既有JESD204B的,也有LVDS接口的,或者客户需要用到连续模式的SYSREF,这时LMK04800系列的时钟芯片是理想选择。LMK04800是带有输出延时调整的去抖芯片,我们调整其输出的延时,使得两路不同通道的输出的时序满足JESD204B时序的要求,分别作为Device Clock和SYSREF.因此延时调整是LVDS时钟芯片实现JESD204B时钟的核心。

      LMK04800的输出有数字延时和模拟延时,在多数应用时数字延时的调整精度已经能满足了,因此不推荐模拟延时调整,另外模拟延时会带来输出时钟噪底的恶化,一般会恶化3-5db.数字延时的精度取决于第二级集成VCO

      

     

      如果VCO_DIV没有用或者用外部的VCO,则分子必须等于1.当延时设置完成后,必须有同步事件才能使得设置生效,同步可以通过寄存器,硬件管脚去触发。当明白了数字延时的调整精度,再结合PCB传输延时就可以计算出最大的调整误差。如果Device Clock是1GHz,而此时VCO的频率是3GHz,则根据上面公式调整精度是167ps,另外我们需要考虑到器件不同输出通道的Skew,这里假设±30ps,另外还需要考虑到SYSREF和Device Clock的PCB长度不等长,这里假设0.5cm,约±30ps,则我们可以得到SYSREF可调整的窗口:

      

     

      图4

      图中400ps是LMK04800 LVDS的输出的上升沿和下降沿所用时间(上升沿和下降沿都是200ps)。图中我们可以根据以上的条件计算得到调整精度是167ps,Device Clock的周期是1000ps,则可调整的窗口为1000-400-120=480ps,即为红色的的影映区域,当SYSREF的上升沿在红色的区域调整时,Device clock可以容易的检测到SYSREF的上升沿,否则需要等到下一个Device clock周期才能检测到SYSREF上升沿。

      3结论及其测试验证

      相比LMK04828($12.6000),我们用LMK04800和LMK01010($7.7512)产生JESD204B的时钟,既能满足

      

     

      图5

      全是JESD204B的器件的要求,也能很好的用在有LVDS接口需要的系统中。另外LMK04800是一款非常成熟的具有高延时精度的时钟芯片,其性能被用户广泛接受,同时在某些需要用延时调整去适应DPD算法的应用中也能很好提供完美时钟解决方案。如下图所示,这是通过调整LMK04800的输出延时,用示波器采集的JESD204B的时钟,其时序能很好的满足其标准。


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  • 问题:在串行同步通信中,发送端需要和接受端进行同步,时钟同步。这个时钟同步是什么概念?书上说是用同步码从发送端发出去,接受端接收同步码就可以同步了。这个同步怎么可能是时钟上的同步呢?比如发送端是0时刻...

    问题:在串行同步通信中,发送端需要和接受端进行同步,时钟同步。这个时钟同步是什么概念?书上说是用同步码从发送端发出去,接受端接收同步码就可以同步了。这个同步怎么可能是时钟上的同步呢?比如发送端是0时刻发出去的,假设发送数据需要1ms,那接收到数据也应该是1ms的时刻了,发送端的时钟和接受端的时钟相差一个发送过程时间,怎么会是时钟同步呢?

    回答:

    1. 接收端的时钟同步不是为了获得和发端完全相同的绝对时间,而是为了获得和接收到的数据对齐的时钟信息,以便能够从接收到的数据波形中正确恢复出数据。
    2. 现实中不存在绝对精确的时钟,标称值同样是1MHz,发端和接收端的时钟总会存在差异,如果接收端不进行时钟同步,而是使用自己本地的时钟,则足够长的时间后接收到的数据总会出现不可预知的重复或丢失,导致接收错误。
    3. 因此发端必须将与数据速率相关的时钟信号传输给接收端,时钟信号可以走单独的信号线,也可以用一定的方式隐含在数据信号中。接收端对此时钟信号进行同步,从而能够“不多也不少”地从接收的数据波形中恢复数据。
    4. 另外传输过程中,数据信号多少会发生一定的畸变,时钟同步的另外一个作用是保证接收端在波形畸变最少的时刻恢复数据,减少出错概率。

    摘自:https://zhidao.baidu.com/question/214609545.html

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  • 串行外设接口SPI模块

    千次阅读 2019-12-03 16:40:36
    SPI的基本概念 串行外设接口SPI是原摩托罗拉公司推出的一种同步串行...SPI一般使用4条线:串行时钟线SCK、主机输入/从机输出数据线MISO、主机输出/从机输入数据线MOSI和从机选择线SS。 主机与从机:一个SPI系统,由...

    SPI的基本概念

    串行外设接口SPI是原摩托罗拉公司推出的一种同步串行通讯接口,用于微处理器和外围扩展芯片之间的串行连接,目前已发展为一种工业标准。

    目前各半导体公司推出大量带有SPI接口的芯片,为用户的外围扩展提供灵活和廉价的选择。

    SPI一般使用4条线:串行时钟线SCK、主机输入/从机输出数据线MISO、主机输出/从机输入数据线MOSI和从机选择线SS。

    主机与从机:一个SPI系统,由一个主机和一个或多个从机构成,主机启动一个与从机的同步通讯,从而完成数据的交换。提供SPI串行时钟线的SPI设备称为SPI主机或主设备,其他设备则称为SPI从机或从设备。

    主出从入引脚MOSI与主入从出引脚MISO:

    主出从入引脚MOSI即主机输出、从机输入数据线。

    主入从出引脚MISO即主机输入、从机输出数据线。

    SPI串行时钟引脚SCK:

    控制主机与从机之间的数据传输。串行时钟信号由主机的内部总线时钟分频获得,主机的SCK引脚输出给从机的SCK引脚,控制整个数据的传输速度。

    时钟极性与时钟相位:

    时钟极性表示时钟信号在空闲时是高电平还是低电平。

    时钟相位表示时钟信号SCK的第一个边沿出现在第一位数据传输周期的开始位置还是中央位置。

    从机选择引脚SS:

    一些芯片带有从机选择引脚SS,也称为片选引脚。若一个MCU的SPI工作于主机方式,则该MCU的引脚设为高电平。若一个MCU的SPI工作于从机方式,当SS=0时表示主机选中了该从机,反之则未选中该从机。

    SPI的数据传输原理

    一个SPI的基本连接图

    从主机CPU发出启动传输信号开始,将要传输的信号装入8位移位寄存器,并同时产生8位时钟信号依次从SCK引脚送出。在SCK信号的控制下,主机中8位移位寄存器中的数据一次从MOSI引脚送出,到从机的MOSI引脚后送入他的8位移位寄存器;在此过程中,从机的数据也可通过MISO引脚传送到主机中。 

    SPI的时序

    SPI的数据传输是在时钟信号SCK的控制下完成的,该过程涉及时钟极性和时钟相位,主机和从机必须使用一致的时钟极性和相位才能正常通信,

    对时钟极性于时钟相位的设置总体要求:

    确保发生数据在一周期开始的时刻上线,接收方在½周期的时刻从线上取数,这样是最稳定的通信方式。

    对发送方编程必须明确要求:

    接收方要求的时钟空闲电平是高电平还是低电平;接收方在时钟的上升沿取数还是下降沿取数。

    时钟极性由CPOL控制,时钟相位由CPHA来控制。二者结合起来共有四种可能取值情况。

    一、当CPOL=0,CPHA=0时

    设置CPOL=0,表征空闲电平位低电平,然后设置CPHA=0,表征第一位数据提前半个时钟周期上线,这样设置保证了逐句与从机之间采用同样的时钟极性和时钟相位,才能正常通信。

    二、当CPOL=0,CPHA=1时

    三、当CPOL=1,CPHA=0时

    四、当CPOL=1,CPHA=1时

    SPI驱动构件及使用方法

    初始化函数,发送一个字节函数,发送n个字节函数,接收一个字节函数,接收n个字节函数,关接收中断函数,开接收中断函数

    SPI构件使用方法:

    第一步:在SPI驱动构件头文件中宏定义引脚组

    第二步:在主函数main中,初始化SPI模块,具体的参数包括SPI所用的口号,波特率,时钟极性,时钟相位;

    第三步:开SPI1的接收中断

    第四步:在主循环中,通过SPI发送一个字节函数,把一个字节数据通过主机发送出去,然后把数据加一

    第五步:在中断函数服务例程中,通过SPI1:接收中断服务程序,接收主机发送过来的一个字节数据,然后就可以通过串口把接收到的数据发送到PC机。

    即可实现主机从机通信,

    实现简单的SPI数据传输主要涉及的寄存器:

    控制寄存器(SPI0_C1):用于设置SPI中断使能,SPI使能,主/从模式的选择,时钟极性和时钟相位的配置

    控制寄存器(SPII0_C2):用于硬件匹配中断功能使能和主模式故障功能使能的设置

    波特率寄存器(SPI0_BR):用于为一个主机设定预定标器和位速率分频因子

    状态寄存器(SPI0_S):用于判断SPI接收和发送缓冲区是否已满

    数据寄存器(SPI0_D):主要完成数据的传输。读该寄存器返回接收寄存器中的数据,写该寄存器,把数据写入发送寄存器。

     

    嵌入式技术基础与实践(第4版)

     

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空空如也

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串行时钟线