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  • 理解计算机(一)---二进制加法器
    2021-05-25 07:06:48

    阅读本文需提前学习《编码---隐匿在计算机软硬件背后的语言》前十一章

    关于本书中各种逻辑门的知识汇总如图:

    %E9%80%BB%E8%BE%91%E9%97%A8.png

    逻辑门

    加法计算是计算机唯一要做的工作,通过加法我们可以实现减法、乘法和除法。

    二进制的加法可以表示如下:

    0+0的进位是0,加法位0

    0+1的进位是0,加法位1

    1+1的进位是1,加法位0

    我们想用电路来表示加法,显而易见地可以用逻辑门来表示。

    不难发现,二进制加法的进位操作和与门的结果一致,因此可以用与门来表示。但加法位相对来说有点复杂,二进制的加法位如下表:

    +加法

    0

    1

    0

    0

    1

    1

    1

    0

    我们想要的结果是0、1、1、0(从左到右,从上到下)

    经过对比后可以发现,常用的几个逻辑门中并没有和上表结果一样的,但是有两个逻辑门与上表结果十分相似。它们是或门和与非门,其中或门和上表结果相似,除了右下角的结果。而与非门则是左上角不一样。

    OR

    0(a)

    1(b)

    0(c)

    0

    1

    1(d)

    1

    1

    NAND

    0(a)

    1(b)

    0(c)

    1

    1

    1(d)

    1

    0

    表中a、b、c、d四个点代表输入,将上述两表中同位置的输出做“与”运算,发现得到的结果就是0、1、1、0。那么将一个或门和一个与非门连接到相同的输入上再连接一个与门就可以完成加法位的运算。上述的门就叫异或门,其功能就是当输入相同时输出0,输入不同时输出1。异或门如下图所示:

    %E5%BC%82%E6%88%96%E9%97%A8.png

    可以简写为:

    %E5%BC%82%E6%88%96%E9%97%A8%E7%AE%80%E5%86%99.png

    我们将一个与门和一个异或门连在一起就可以完成我们的进位和加法位的运算,如下图所示:

    %E5%8D%8A%E5%8A%A0%E5%99%A8.png

    我们再来看另外一个问题,二进制加法11+11,最右位两个1加完后有一个进位1,所以在中间位上其实是3个1相加。而上图因为只有两个输入所以没有将前一位的进位纳入这一次的运算,所以它又叫半加器。意思就是它没有办法进行1+1+1的运算,简写如下图:

    %E5%8D%8A%E5%8A%A0%E5%99%A8%E7%AE%80%E5%86%99.png

    为了对三个二进制数进行加法运算,我们可以做下图的连接:

    %E5%85%A8%E5%8A%A0%E5%99%A8.png

    想下11+11运算,当最右边两个1相加后,产生1个进位“1”,两个11左边的“1”相加后再与进位“1”相加,体现在图中就是最左侧的“进位输入”+“输入A”+“输入B”,最左边位两个1相加(输入A+输入B)的结果与进位输入“1”再次通过一个半加器相加,其“和”单独作为加和输出,而进位再与最左边的“1+1”的进位做“与”运算产生进位输出。就可以完成一个有进位的二进制运算(即三个二进制数相加)。这个“门”我们成为“全加器”。可以简写如下:

    %E5%85%A8%E5%8A%A0%E5%99%A8%E7%AE%80%E5%86%99.png

    现在我们可以组建一个如下图的加法器:

    %E5%8A%A0%E6%B3%95%E5%99%A8%E5%AE%9E%E5%9B%BE.png

    首先将最右端的两个开关和下面的一个灯泡连接到一个全加器上。因为最右端肯定是没有进位的,所以可以将最右端的进位输入接地,如下图:

    %E5%8A%A0%E6%B3%95%E5%99%A8%E6%9C%80%E5%B7%A6.png

    对于加法器左边第二列的进位输入就是第一列的进位输出,依次接8个全加器即可完成一个8位的二进制加法器。这里需要注意的是最后一个全加器应该接两个灯泡,其中一个是加和,另个是进位,如下图所示:

    %E5%8A%A0%E6%B3%95%E5%99%A8%E6%9C%80%E5%8F%B3.png

    最后一个进位输出被连接到第9个灯泡上。

    至此,一个二进制加法器完成。

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  • 加法器是产生数的和的装置。加数和被加数为输入,和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入,... 加法器可以用来表示各种数值,如:BCD、加三码,主要的加法器是以进制作运算。由于负...

    加法器是产生数的和的装置。加数和被加数为输入,和数与进位为输出的装置为半加器。若加数、被加数与低位的进位数为输入,而和数与进位为输出则为全加器。常用作计算机算术逻辑部件,执行逻辑操作、移位与指令调用。在电子学中,加法器是一种数位电路,其可进行数字的加法计算。在现代的电脑中,加法器存在于算术逻辑单元(ALU)之中。 加法器可以用来表示各种数值,如:BCD、加三码,主要的加法器是以二进制作运算。由于负数可用二的补数来表示,所以加减器也就不那么必要。

    加法器电路原理

    在计数体制中,通常用的是十进制,它有0,1,2,3,…,9十个数码,用它们来组成一个数。但在数字电路中,为了把电路的两个状态(1态和0态)和数码对应起来,采用二进制较为方便,二进制只有0和1两个数码。

    十进制是以10为底数的计数体制,例如

    4ed1aeaeeb8328d83b216b663d617128.png

    二进制是以2为底数的计数体制,例如

    092ba3f6a2dd75d09bde38c1656e4c48.png

    二进制数11011相当于十进制数27。

    二进制加法器是数字电路的基本部件之一。二进制加法运算同逻辑加法运算的含义是不同的。前者是数的运算,而后者表示逻辑关系。二进制加法是“逢二进一”,即1+1=10,而逻辑加则为1+1=1。

    1、半加器

    所谓“半加”,就是只求本位的和,暂不管低位送来的进位数。半加器的逻辑状态表见表1。

    e36a120604b21dc4a3ca4f04d23942a5.png

    其中,A和B是相加的两个数,S是半加和数,C是进位数。

    由逻辑状态表可写出逻辑式:

    277639f0b89e1268a93b570c839f18ee.png

    并由此画出图1(a)的逻辑图。图1(b)是半加器的逻辑符号。

    c687ee4596586d646dd93fa38f7b59e3.png

    图1半加器逻辑图及其逻辑符号

    2、全加器

    当多位数相加时,半加器可用于最低位求和,并给出进位数。第二位的相加有两个待加数

    4e005e921cc59dbfefe3a62bd7c7be58.gif,还有一个来自低位送来的进位数

    2291962d4d105ccf0f415bc0b6cd97a9.gif。这三个数相加,得出本位和数(全加和数)

    53d706c1fad79b62be5631f31e4feff9.gif和进位数

    4d85729fa79c42014b14073b62b0117b.gif,这就是“全加”,表2是全加器的逻辑状态表

    f9a897b7b9bb32eb6e58e19b5a10fcae.png

    全加器可用两个半加器和一个或门组成,如图2(a)所示。

    d7355a6c8a40efcb339b994cc3fc168e.gif在第一个半加器中相加,得出的结果再和

    d145ee01773d3bade151dada89e6cdb4.gif在第二个半加器中相加,即得出全加和

    2b9ac006840e37a18720563ed9cc9ac3.gif。两个半加器的进位数通过或门输出作为本位的进位数

    b9339f206e375a3d88cd11c011992edb.gif。图2(b)是全加器的逻辑符号。

    89c3f9c637d11aced0b6e21aa5b696ba.png

    图2 全加器逻辑图及其逻辑符号

    例1、用4个全加器组成一个逻辑电路以实现两个4位的二进制数A—1101(十进制为13)和B—1011(十进制为11)的加法运算。

    解:

    逻辑电路如图3所示,和数是S—11000(十进制数为24)。根据全加器的逻辑状态表自行分析。

    这种全加器的任意一位的加法运算,都必须等到低位加法完成送来进位时才能进行。这种进位方式称为串行进位,它的缺点是运算速度慢,但其电路比较简单,因此在对运算速度要求不高的设备中,仍不失为一种可取的全加器。T692集成加法器就是这种串行加法器。

    ad9e950d1c7dc6793d59008e62c63157.png

    图3 例1的逻辑图

    二进制加法器原理

    被加数和加数的各位能同时并行到达各位的输入端,而各位全加器的进位输入则是按照由低位向高位逐级串行传递的,各进位形成一个进位链。由于每一位相加的和都与本位进位输入有关,所以,最高位必须等到各低位全部相加完成并送来进位信号之后才能产生运算结果。显然,这种加法器运算速度较慢,而且位数越多,速度就越低。? 为了提高加法器的运算速度,必须设法减小或去除由于进位信号逐级传送所花的时间,使各位的进位直接由加数和被加数来决定,而不需依赖低位进位。根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。对于1位的二进制加法,相关的有五个的量:1、被加数A,2、被加数B,3、前一位的进位CIN,4、此位二数相加的和S,5、此位二数相加产生的进位COUT。前三个量为输入量,后两个量为输出量,五个量均为1位。对于32位的二进制加法,相关的也有五个量:1、被加数A(32位),2、被加数B(32位),3、前一位的进位CIN(1位),4、此位二数相加的和S(32位),5、此位二数相加产生的进位COUT(1位)。要实现32位的二进制加法,一种自然的想法就是将1位的二进制加法重复32次(即逐位进位加法器)。这样做无疑是可行且易行的,但由于每一位的CIN都是由前一位的COUT提供的,所以第2位必须在第1位计算出结果后,才能开始计算;第3位必须在第2位计算出结果后,才能开始计算,等等。而最后的第32位必须在前31位全部计算出结果后,才能开始计算。

    利用74LS138和与非门设计两个二进制全加器

    设A为加数B为被加数 低位进位为Ci-1 和为S 进位为Ci

    A B Ci-1 S Ci

    0 0 0 0 0

    0 0 1 1 0

    0 1 0 1 0

    0 1 1 1 1

    1 0 0 1 0

    1 0 1 0 1

    1 1 0 0 1

    1 1 1 1 1

    ___________

    — — — —

    S=Y1.Y2.Y4.Y7

    ___________

    — — — —

    Ci=Y3.Y5.Y6.Y7

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  • 在计数体制中,通常用的是十进制,它有0,1,2,3,…,9十个数码,用它们来组成一个数。但在数字电路中,为了把...二进制加法器是数字电路的基本部件之一。二进制加法运算同逻辑加法运算的含义是不同的。前者是数的...

    在计数体制中,通常用的是十进制,它有0,1,2,3,…,9十个数码,用它们来组成一个数。但在数字电路中,为了把电路的两个状态(1态和0态)和数码对应起来,采用二进制较为方便,二进制只有0和1两个数码。

    十进制是以10为底数的计数体制,例如

    7c7c7290ae19da4b018129a0fcba1520.png

    二进制是以2为底数的计数体制,例如

    91908fcece82838a44244d85052a226e.png

    二进制数11011相当于十进制数27。

    二进制加法器是数字电路的基本部件之一。二进制加法运算同逻辑加法运算的含义是不同的。前者是数的运算,而后者表示逻辑关系。二进制加法是“逢二进一”,即1+1=10,而逻辑加则为1+1=1。

    1、半加器

    所谓“半加”,就是只求本位的和,暂不管低位送来的进位数。半加器的逻辑状态表见表1。

    3bd439856bdef51417d37f83ce1f2c7f.png

    其中,A和B是相加的两个数,S是半加和数,C是进位数。

    由逻辑状态表可写出逻辑式:

    e1dedc40ef3a346c9b802180e346f8cf.png

    并由此画出图1(a)的逻辑图。图1(b)是半加器的逻辑符号。

    a1b3b1dd1169c3f7ed501bd335ffa0ae.png

    (a)逻辑图(b)逻辑符号

    图1半加器逻辑图及其逻辑符号

    2、全加器

    当多位数相加时,半加器可用于最低位求和,并给出进位数。第二位的相加有两个待加数

    ca83e73874d16644d395bce2ac57c9c2.png,还有一个来自低位送来的进位数

    8abe063bd4df2aea9fbbca423f51f8d4.png。这三个数相加,得出本位和数(全加和数)

    c8bd83e388d56a603b5938b56e65d863.png和进位数

    2aa5338e0c50823c2fbc2d72aea5c88a.png,这就是“全加”,表2是全加器的逻辑状态表

    表2全加器逻辑状态图

    25e5ed7b5e7c6ff722f4d5657bc71687.png

    全加器可用两个半加器和一个或门组成,如图2(a)所示。

    6c8eccaca17ddb7ee9e2f00eb9067ac3.gif在第一个半加器中相加,得出的结果再和

    c482262cf5d6b9d2c27e9fa40ba736f8.gif在第二个半加器中相加,即得出全加和

    0942d1b5120b0978fdd8a45d5f5ab430.gif。两个半加器的进位数通过或门输出作为本位的进位数

    91d9c6cad2888887665ae4ecd21c6b94.gif。图2(b)是全加器的逻辑符号。

    4b5ca6780f04b62f8acef1e33142a355.png

    (a)逻辑图(b)逻辑符号

    图2 全加器逻辑图及其逻辑符号

    例1、用4个全加器组成一个逻辑电路以实现两个4位的二进制数A—1101(十进制为13)和B—1011(十进制为11)的加法运算。

    解:

    逻辑电路如图3所示,和数是S—11000(十进制数为24)。根据全加器的逻辑状态表自行分析。

    这种全加器的任意一位的加法运算,都必须等到低位加法完成送来进位时才能进行。这种进位方式称为串行进位,它的缺点是运算速度慢,但其电路比较简单,因此在对运算速度要求不高的设备中,仍不失为一种可取的全加器。T692集成加法器就是这种串行加法器。

    c61eccb58f947654c287308346ec5afa.png

    图3 例1的逻辑图

    二进制加法器

    一、多位二进制加法器

    多位二进制加法电路种类很多,如四位并行输入串行进位加法电路,如图所示:

    这种加法运算的速度是比较低的,在最不利的情况下,每做一次加法运算,需要经过4个全加器的传输延迟时间,才能得到稳定可靠的运算结果。

    二、中规模集成超前进位加法器

    为提高运算速度,必须设法减小或消除由于进位信号逐级传递所消耗的时间。那么高的进位输入信号能否在相加运算开始时就知道呢?因为第i位的进位输入信号

    ad076fa7bfe316783634a96b2dc81550.gif是两个加数中第i-1位以下各位数据的函数,即有:

    b13a627494ce908db72fa2c48c5b6923.png

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  • 计算机原理二进制加法器

    千次阅读 2020-05-08 11:44:32
    1、二进制加法表: 如上所示,一对二进制数相加的结果中具有两个数位,其中一位叫做加法位,另一位则叫做进位位。比如1加1等于0,进位为1 加法位如下所示: 进位位如下所示: 不知道这里大家看懂了没有?结合加法...

    有人说:加法计算是计算机要做的唯一工作。因为有了加法器以后,就能做减法、乘法、除法等。那么我们就来看看加法器的原理到底是什么。

    1、二进制加法表:

    在这里插入图片描述
    如上所示,一对二进制数相加的结果中具有两个数位,其中一位叫做加法位,另一位则叫做进位位。比如1加1等于0,进位为1

    加法位如下所示:
    在这里插入图片描述
    进位位如下所示:
    在这里插入图片描述
    不知道这里大家看懂了没有?结合加法位和进位位的表格来看,举个例子,当为二进制的1+1的时候,从表格就可以推算出,其加法位的结果为0,进位位的结果为1,那么得到的二进制结果就为10。转换为十进制也就是2了。

    2、加法器

    从二进制加法表,我们找到了规律,记住!发明的任何事物的前提都是找到了规律,然后通过规律来进行总结和利用!
    那么如果根据这个规律来做出一个可用的加法器呢?
    我们知道电路通和断是两种状态,而这两种状态如果添加上一个灯泡。那么灯泡的亮和熄不就可以作为1和0来进行表示了吗?
    那么我们就可以先把加法器的基本框架想象出来!
    在这里插入图片描述
    如上所示,两排开关作为加数,而灯泡作为结果。
    开关通电作为0,开关闭合作为1
    灯泡亮作为1,灯泡熄作为0.
    那么我们接下来的事情,就是要设计出里面的逻辑电路,让灯泡表示的结果符合我们总结出来的二进制表中的规律。那么加法器不就做成功了吗?

    3、加法器中的逻辑

    上面我们说到进位的表格如下所示:
    在这里插入图片描述
    是不是很熟悉?我们的与门得到的结果似乎也是这样的呀
    在这里插入图片描述
    那是否就意味着可以利用与门来计算两个二进制加法的进位?没错!是的!

    进位有这样的规律,那么加法位是否也有这样的规律呢?
    加法位的表格是这样的:
    在这里插入图片描述
    虽然没有直接的方法可以获取到加法位的结果,但是你看下面!
    在这里插入图片描述
    通过一个或门+与非门能得到两个输出结果。这两个输出的结果和想要的结果的区别如下所示(这里的想要的结果,就是加法位的结果)
    在这里插入图片描述
    那么这个时候你观察下,或门的输入+与非门的输出,和想要的结果之间有什么关联吗?
    是的,这两个结果做一个与的操作,就能得到想要的结果了!
    即使用如下的电路图,就能实现一个加法位图标所示的逻辑!这个电路我们称为异或门!
    在这里插入图片描述
    异或门的符号记为:
    在这里插入图片描述
    在这里插入图片描述

    4、小结一下

    1、将两个二进制数相加将产生一个加法位和一个进位位,且这两个算法可以通过两个逻辑门来实现!
    在这里插入图片描述
    XOR:表示的是异或门
    AND:表示的是与门

    2、知道逻辑门可以实现算法后,我们可以使用下面的图来表示加法位和进位位的输出结果:
    在这里插入图片描述
    3、那为什么上面得到的叫半加器呢?因为他不够完善!半加器将两个二进制数相加,得到一个加法位和一个进位位。但是绝大多数二进制是多余1位的,半加器没有做到的是将之前一次的加法可能产生的进位位纳入到下一次运算。如下所示:
    在这里插入图片描述
    4、为了解决半加器的问题,我们接下来画个新的图:
    在这里插入图片描述
    分析该图:最左边第一个半加器的输入A和输入B,其输出是一个加和及相应的进位。这个和必须与前一列的进位输入相加,然后再吧他们输入到第二个半加器中。第二个半加器的输出和是最后的结果!
    在这里插入图片描述
    5、为什么加法器需要144个继电器?
    在这里插入图片描述
    6、如何使用全加器来组装加法器?
    a、这是组装的最终结果
    在这里插入图片描述
    b、首先将最右端的两个开关和最右端的一个灯泡连接到一个全加器上
    在这里插入图片描述
    当两个二进制数相加时,第一列的处理方式和其他列有所不同,因为后面的几列可能包括来自前面加法的进位,而第一列不会!所以加法器的进位输入端是接地的。这表示第一位的进位输入是一个0。第一列二进制数相加后很可能会产生一个进位输出,这个进位输出是下一列加法的输入
    c、加法器的8个全加器连接起来,应该就是如下图所示:
    在这里插入图片描述
    d、则8位二进制加法器的示意图如下所示:
    在这里插入图片描述

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  • word格式word格式《电子设计自动化》实验报告实验六 实验名称:8位二进制加法器的设计专业及班级:姓名:学号:一、实验目的:掌握VHDL语言的基本结构。掌握全加器原理,能进行多位加法器的设计。掌握VHDL语言的...
  • 元件:四位二进制计数加法器

    千次阅读 2019-07-29 17:22:35
    LIBRARY IEEE USE IEEE.STD_LOGIC_1164.ALL; ENTITY adder IS PORT(clk :IN STD_LOGIC; out :INOUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END adder; LIBRARY dataio; --库声明 USE dataio.STD_LOGIC_OPS....ARCHITE...
  • 在上一节中,我们学习了全加器的原理并且进行了仿真,今天我们来做一个实例——两位二进制数的加法器。 由于全加器有三个输入,其中一个是由低位的进位输入进来的,但是最低位只有两个输入,所以两个最低位相加不能...
  • 1位十进制加法器设计

    千次阅读 多人点赞 2020-12-08 00:19:04
    1位8421BCD码加法原理图如下: 修正逻辑:Adjust = carry_out + Z3∙Z2 + Z3∙Z1
  • BCD-七段显示译码的设计实验要求用原理图输入设计法或Verilog HDL文本输入设计法设计BCD-七段显示译码CT7448电路,建立CT7448的实验模式。通过电路仿真和硬件验证,进一步了解BCD-七段显示译码CT7448的功能和...
  • 南京理工大学紫金学院,计算机组成原理实验报告——加法器实验操作
  • 计算机组成原理实验 16位快速加法器logisim
  • 一、设计原理4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时,且复位信号clr低电平有效时,就把计数器的状态清0。在clr复位信号无效(即此时高电平有效)的前提下,当clk的上升沿到来时,如果...
  • 实验二 二进制补码加法器 一、实验目的: 根据补码加法器的模型,理解数据流及其时序关系。 掌握加法器实现补码加、减运算的基本原理。 二、实验方案: 本实验运算器模型,可分为数据运算以及符号位的产生两部分。 ...
  • 四位二进制加法计数器

    千次阅读 2020-12-19 13:32:48
    3.学习使用VAHDL语言进行含异步清零和同步加载与时钟使能的计数器的设计实验仪器设备1.PC机,1台2.QuartusII系统三实验原理含计数使能、异步复位4位加法计数器,其中有锁存、rst是异步清零信号,低电平有效...
  • 每个学生利用 C 语言独自完成设计一个 8 位加法器,模拟电路形式,计算只用非与或(!, &&,‖)三种逻辑运算实现。 (C 语言的布尔数据类型:bool,参考: https://www.javatpoint.com/c-boolean) 要求: ...
  • 计算机组成原理实验三:二进制补码加法器

    万次阅读 多人点赞 2017-11-13 20:21:26
    实验要求: ◆ 数据宽度为 4 位,设计出实验线路图。 ◆ 设计试验步骤。 ◆ 使用开关进行数据加载,完成补码加、减运算。...加法器用两片 74 LS283。 原、反码控制器及溢出判断使用 74LS86。原理图如下:
  • 使用循环神经网络(RNN)实现简易的二进制加法器 利用python实现简易的循环神经网络,并在一个小demo(8比特二进制加法器)上进行了验证,激活函数为logistic函数,利用反向传播算法进行训练。具体的算法原理以及...

空空如也

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二进制加法器原理