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  • 计算机原理二进制加法器

    千次阅读 2018-11-12 20:59:21
    六、二进制加法器 七、回顾与前瞻 当我们真正面对计算机,就会发现,加法计算就是计算机要做的唯一工作。 一、二进制数加法表 二进制数加法与十进制数加法最大的不同就在于二进制数加法中用到了一个更为简单的...

    目录

    一、二进制数加法表

    二、加法位

    三、进位位

    四、半加器

    五、全加器

    六、二进制加法器

    七、回顾与前瞻


        当我们真正面对计算机,就会发现,加法计算就是计算机要做的唯一工作

    一、二进制数加法表

        二进制数加法与十进制数加法最大的不同就在于二进制数加法中用到了一个更为简单的加法表:

        或者这样:

        一对二进制数相加的结果中具有两个数位,其中一位叫做加法位,另一位则叫做进位位

        例如,11等于0,进位为1

    二、加法位

        加法位逻辑表

        或门的逻辑表和加法位的逻辑表很相似,除了右下角的结果:

        与非门的逻辑表同样和加法位的逻辑表很相似,除了左上角:

        所以,可以将或门与非门与门三个逻辑门相连来达成加法位的逻辑关系:

        实际上加法位的电路叫做异或门

        异或门逻辑表

        异或门简写符号

    三、进位位

        进位位的逻辑表

        很明显,进位位的逻辑表和与门的逻辑表一致。

        所以,可以用与门达成进位位的逻辑关系。

    四、半加器

        可以将与门和异或门连在一起来计算两个二进制数(即AB)的和:

        这就是半加器

        半加器的简写符号为:

        之所以叫半加器是有原因的,因为它没有做到的是将之前一次的加法可能产生的进位位纳入下一次运算。

    五、全加器

        为了对三个二进制数进行加法运算,需要将两个半加器和一个或门做如下连接:

        这就是全加器

        全加器的简写符号如下:

    六、二进制加法器

        二进制加法器如下所示:

        要组成二进制加法器,首先将最右端的两个开关和最右端的一个灯泡连接到一个全加器上。

        第1列全加器的进位输入端是接地的,这表示第1列的进位输入是一个0

        第一个全加器的进位输出就是第二个全加器的进位输入。

        随后的每列二进制数都以同样的方式连接。每一列进位输出都是下一列的进位输入。

        最终,第8个灯泡和最后一对开关将以如下方式连接到全加器上:

        最后一个进位输出将被连接到第9个灯泡上。

        这个二进制加法器的连接线路如下:

        下面是画成一个盒子的完整的8位二进制加法器

        另一种8位二进制加法器可用下图表示:

        每个与门或门与非门都需要两个继电器,因此一个异或门就包含6个继电器

        一个半加器是由一个异或门和一个与门组成的,因此一个半加器就需要8继电器

        每个全加器由两个半加器和一个或门组成,所以一个全加器就需要18个继电器。

        一个8位二进制加法器由8个全加器组成,所以总共需要144继电器

    七、回顾与前瞻

        如今,计算机已经不再使用继电器了!尽管它曾经被使用过。

        第一台数字计算机在20世纪30年代被建造完成,当时所使用的就是继电器,后来也使用过真空管

        今天的计算机使用的是晶体管

        在被用到计算机中时,晶体管的工作方式与继电器基本相同。

        但是晶体管要比继电器计算速度更快,体积更小,而且噪声更弱、耗能也更低,而且更便宜。

        搭建一个8位加法器仍然需要144个晶体管,但是电路却是极小的。

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  • 有了逻辑门电路后就可以在此基础上实现二进制加法器了,二进制加法与十进制加法类似满2结果为0并向前进1。 例如0000_0011+0000_0001=0000_0100,我们将二进制的每个比特位分开并相加,第一个1和1相加得0,进位为1,...

    有了逻辑门电路后就可以在此基础上实现二进制加法器了,二进制加法与十进制加法类似满2结果为0并向前进1。

    例如0000_0011+0000_0001=0000_0100,我们将二进制的每个比特位分开并相加,第一个1和1相加得0,进位为1,第二个1加0加1得0,进位为1,第三个0加0加1得1,进位为0。现将加位输出和进位输出分开可得:

    cbbdc6b794e4236f904ad74ef0cbfa6e075.jpg

    e8b02b5064d36c1b6594ae342e7ae13335e.jpg

    加位运算结果和异或门相同,进位运算结果和与门相同,因此第一位的加法运算可表示成:

    b963bbc26081192408b61d61bb4ae8cd9d5.jpg

    但是到第二位的时候需要将进位参与运算,所以第二位的加法算法需要3个数的加法可表示成:

    f15fd6979b276c9d3a3c5fff377cca60c9e.jpg

    以下表格表示3个数相加所有可能的结果:

    977df0573ed3e9ba221e21bb4e480755b03.jpg

    现将其表示为全加器:

    349fe6f792310001ea5c93d79db750d18f7.jpg

    最后将全加器按照下图的方式连接即每个全加器的进位输出是下一个全加器的进位输入:

    4ce3075c011de2873b1db85ac137505bff0.jpg

    以上就是8位加法器,开始的进位输入为0。

    到这里应该可以看出加法器本质上就是由n个逻辑门构成的,而逻辑门又是由n个继电器构成,所以加法器本质上就是由n个继电器组合起来的。不由感叹1生2,2生万物啊,呵呵哒。。。

    转载于:https://my.oschina.net/u/1268334/blog/3093896

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    在上一篇文章中我们讨论了二进制加法器原理,在此我们给出二进制加法器的VHDL描述: library IEEE; use IEEE.std_logic_1164.all; package std_logic_arith is type unsigned is array (natural range&lt...

    在上一篇文章中我们讨论了二进制加法器的原理,在此我们给出二进制加法器的VHDL描述:

    library IEEE;
    use IEEE.std_logic_1164.all;
    
    package std_logic_arith is 
        type unsigned is array (natural range<>) of std_logic;
        type signed is array (natural range<>) of std_logic;
        type builtin_subprogram : string;
        
        function "+"(L: signed; R: signed) return signed;
        attribute builtin_subprogram of 
            "+"[signed, signed return signed] : function is "stdarith_plus_sss"; --不知这句
                                                                                 --什么意思
    end std_logic_arith;
    
    package body std_logic_arith is
        function plus(A,B: signed) return signed is
            variable carry : std_ulogic;
            variable BV, sum : signed(A'left downto 0);
        begin
            if (A(A'left) = 'X' or B(B'left) = 'X') then
                    sum := (others => 'X');
                    return (sum;
            end if;
            carry := '0';
            BV    := B;
    
            for i in 0 to A'left loop
                sum(i) := A(i) xor BV(i) xor carry;
                carry  := (A(i) and BV(i)) or ((A(i) or BV(i)) and carry);
            end loop;                         --for...loop语句最终实现为具体的数字门电路结构
                                              --所以当A,B位数很大时加法器的结构也就会变得很复杂
                                              --然而,这是符合设计加法器的数字电路理论的
            return sum;
        end ;
    
        function "+"(L: signed; R: signed) return std_logic_vector is
            constant length : integer := max(L'length,R'length);
        begin
            return std_logic_vector(plus(conv_signed(L,length), conv_signed(R,length)));
        end;

    此二进制加法器设计摘自IEEE.STD_LOGIC_ARITH数据包,在定点数,浮点数加法设计中最终都会调用此加法器作为加法运算的核心。

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    Code:The Hidden Language of Computer Hardware and Software

    三、二进制加法器原理
    1、二进制加法表
    ==+==+&
    二进制加法具有两个数位:加法位(sum bit)、进位位(carry bit)。要实现加法器,首先实现加法位与进位位的表示。通过上图可以看出,进位可用与门计算,进位位用或门与上与非门实现即异或门XOR。异或逻辑如下:

    2、半加器(Half Adder)
    二进制数的“和”可以由异或门得到,而“进位”可以由与门得到,所以可以把异或门和与门结合起来来完成两个二进制数 A和B的加法。之所以叫半加器是因为没有将进位纳入下一次运算。

    3、全加器(Full Adder)
    1)在半加器的基础上进行如下连接:

    工作原理:首先是最低位两个数A、B相加,得到的结果S通过半加器与上一个进位输入相加,得到Sum out可接灯泡显示;Carry out进位输出是由A、B两个操作数得到或者由结果S与进位相加得到,不存在两个CO都为1的情况;即采用或门即可。
    2)采用下图所示的图片进行8位二进制加法,用灯泡表示结果:

    其首个全加器、中间全加器、尾全加器如下连接:




    8位全加器:
    16位全加器由两个8位全加器组成
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空空如也

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二进制加法器原理