74LS290为异步二-五-十进制加法计数器。本文为大家介绍74ls290构成31进制计数器电路。
 
74ls290引脚图
 

 
74ls290逻辑图
 

 
74ls290逻辑功能表
 

 
从逻辑符号以及功能表中可看出；
 
CP0、CP1均为输入计数脉冲输入端，下降沿有效。S9A、S9B为直接置9(1001)端，ROA、ROB为直接清零端，他们均不受时钟脉冲的控制，为异步控制端。 当ROA、ROB =1，S9A、S9B =0时，计数器清0.
 
当S9A、S9B =1时，计数器置数为1001，即置“9”。
 
当ROA、ROB = S9A、S9B = CP1 =0 时，计数脉冲在CP0端则构成1位二进制计数器。 当ROA、ROB = S9A、S9B = CP0 =0 时，计数脉冲在CP1端则构成五进制计数器。
 
当ROA、ROB = S9A、S9B = 0时，把CP1与Q0连接，计数脉冲加在CP0端构成8421码十进制计数器。
 
显然，74LS290可以实现二-五-十进制计数。通过适当连接，该电路可以扩充功能，组成任意进制计数器。
 
电路原理图
 
用两片74LS290做一个三十一进制， 输入计数脉冲CP加在CLKA’端，把QA与CLKB’从外部连接起来，VCC接高电平，QA，QB，QC，QD接数码显示器，十位CLKA’接个位的QD，电路将对CP按照8421BCD码进行异步加法计数。当十位输入为0011，个位输入为0001时，通过反馈端，控制清零端清零。接入秒脉冲后开始计数，则个位显示器开始从0变为1，然后逐渐累加。当个位显示为9时，则向十位进一，个位进入下一个计数周期。数码显示器数位从0到30再到0依次循环。
 

同步四位二进制加法计数器逻辑电路图如下：
 同步四位二进制减法计数器逻辑电路图如下：

异步四位二进制加法计数器逻辑电路图如下：
 异步四位二进制减法计数器逻辑电路图如下：

用二进制计数器集成芯片74161设计一个64进制计数器。要求分别用反馈清零法和反馈置数法实现。画出设计的电路图。
 
端口介绍：
 
A B C D为置数的数字输入端（其中D为最高位，A为最低位），在实现置数功能时会将ABCD的数值传递到QA QB QC QD
ENP和ENT为使能端，这两个端口都为1时才能让芯片实现正常工作实现计数功能，其中只要有一个为0那么这款161就会保持状态不进行计数。
~Load为置数端，如果该端口接收到0信号，那么进行置数功能，将ABCD传递给Q(ABCD)。
~CLR为清零端，如果该端口接收到0信号，那么此刻不管处于什么状态，Q（ABCD）都会输出0000，即实现了复位功能。
CLK为时钟脉冲的输入端，在上升沿到来时会计数一次。
RCO为进位端，当Q(DCBA)为1111时，该端口会输出1信号，其余状态皆输出0信号。
 
 
思路：一片161是16进制计数器，即4位二进制数。现需要设计一个64进制的计数器，需要输出$2^6$个数，即需要6位二进制数。
 
 
如果是反馈清零法，那么反馈端接的是~CLR清零端，CLR一旦为0则输出0000，因此为了保持0011 1111这个状态能够存在一个脉冲周期，我们将他到达下一个状态：0100 0000时清零。因此我将U2的Qc端经过反相器接到两片161的~CLR。
 
 
如果是反馈置数法，那么当输出端为：0011 1111时我们需要给~Load一个低电平的有效信号，同时两片161的置数端ABCD全接低电平。
 
 
对于中间的计数进位环节：
  当U1的输出为1111时，进位端RCO会输出1，且在其他状态时都会输出0。如果我们将U1的RCO接到U2的ENT作为使能信号，就能让U2能在U1为1111的状态时正常工作，下一个时钟脉冲到来时，会让U1跳回0000，U2会计一个数变为0001，实现了我们需要的进位功能。即0000 1111—>0001 0000。
 
上电路图，使用Multisim仿真：