74161是4位二进制计数器，有同步置数和异步清零功能。
下面所有的计数器方案都用同步逻辑来进行设计
(1)60进制计数器，进位条件为59，转换成二进制是111011
需要用两片74161，N1作为低4位计数，N2最为高两位计数
N1、N2的R都接VCC(不用异步清零)，A、B、C、D都接GND(进位时同步清零)，CP都接时钟。
N1的EP、ET接VCC，RCo接到N2的EP，N2的ET接VCC，完成两片直接的进位连接。
N1的Qa、Qb、Qd和N2的Qa、Qb接成与逻辑Q60，这是60进位条件，再取反后接到N1与N2的LD上。
最终的输出从高到低为：N2-Qb、N2-Qa、N1-Qd、N1-Qc、N1-Qb、N1-Qa，进位信号是Q60。
(2)6×10进制计数器
这个就容易了，先做一个单片的10进制计数器，进位条件为9，即二进制1001
R、ET接VCC，A、B、C、D接GND，CP接时钟，EP作为进位输入用。
EP、Qd、Qa三个信号接成与逻辑Q10，这是单片的进位条件，再取反后接到LD上。
下面是6片级联，N1-N6，N1是最低位，N6是最高位，主要是进位连接。
VCC接N1的EP；N1的Q10接到N2的EP；N2的Q10接到N3的EP；……；N5的Q10接到N6的EP。
(3)10×6进制计数器
这个一样容易，先做一个单片的6进制计数器，进位条件为5，即二进制101
R、ET接VCC，A、B、C、D接GND，CP接时钟，EP作为进位输入用。
EP、Qd、Qa三个信号接成与逻辑Q6，这是单片的进位条件，再取反后接到LD上。
下面是10片级联，N1-N10，N1是最低位，N10是最高位，主要是进位连接。
VCC接N1的EP；N1的Q6接到N2的EP；N2的Q6接到N3的EP；……；N9的Q6接到N10的EP。

	

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数电复习之任意进制计数器设计
    首先再提醒一下，四、五章的内容之前已经写过，需要的同学可以翻一下本公众号历史消息，最开始的几篇就是。本篇内容是将之前落下的用集成计数器芯片进行任意进制计数器设计(用N进制实现M进制)这一部分补上，因为是第五章的考试重点。
     纠正一下之前的一篇文章的一个图片的疏漏，文章标题是“时序逻辑电路设计(二)：异步计数器设计及集成计数器芯片的功能”，最后的74LS90的图片上的标注和下面的介绍文字有出入，在这篇文章中更正一下，当然这个芯片不在考察范围内。如下图：
01
M
   此时应当使用单片，对于74160和74161来说，他们都有异步复位端和置数端，因此都有置零法和置数法两种方法。这里再将74161芯片放上来以便学习(两款芯片端口一摸一样，区别请翻看之前的文章)：
1.置零法
      置零法的原理在于在暂稳态清零这个操作。什么叫暂稳态呢？我们以实现五进制加法计数器举个栗子：五进制中，0000-0100为五个稳态，最后的”5“，也就是0101是不应该出现的，但是我们希望在出现0101的时候立即回到0000，因此0101会暂时的出现作为清零信号接入异步复位端—RD非，因此0101是暂稳态。这里的重点在于，置零法我们是要将暂稳态的信号接入复位端，五进制就是,需要大家提起注意。还有一点是，当改动进制之后，原有的进位端不再可用，需要自己搭建。
      另外对于置零法，很大的一个缺点在于暂稳态的问题，由于维持时间短，可能无法有效复位，解决方法是将原有的置零信号与一个CP信号接入一个基本RS触发器，CP接R非，输出Q非接入异步复位端，可以使得清零信号长时间保持。
2.置数法
上图中的ABCD就是预置数，同样以上面的五进制为例，这时我们只需要将0100接与非门输入到LD非，在下一个CP到来之时，输出就跳转到预置的数，依次对应。当然这里允许不跳转回0000，可以跳转到任意数值，最后的进制通过状态数来确定。
02
M>N
1.M=N1*N2
   这里可以用串行进位或并行进位实现，如图用74160实现100进制：
     这里需要特别注意的一点是，这两片的输出绝不能一起读！！！他们的输出分别代表十位数字和个位数字，并不是同一个二进制数。至于串并行具体的原理比较简单不再解释，希望读者自行体会。
2.M是素数
       这种情况可以先寻找一个比M大并且容易拆分的合数K，用串并行的方法表示出K，于是情况成为了K>M，即第一种情况，采用置零法或置数法。
       至于最终计数器的自启动问题，由于采用的是集成计数器芯片，个人认为是并不需要考虑自启动问题的，我记得上课的时候应该是提到过，如果有读者有不同的想法欢迎私信讨论。
        数电的重点到此基本结束，后面的内容就不算是特别重要的了，复习时应当注意侧重点的把握，因此不再更新，文中如若有何疏漏，烦请读者不吝赐教！！！感谢各位读者的阅读、转发与关注！！！

利用74161计数器芯片设计M=20的计数器
一.实验内容

1.利用74161计数器芯片设计一个M=20的计数器

2.利用Quartus软件进行设计和仿真

3.观察仿真波形
二.实验步骤

1，新建工程

2，新建bdf文件

3，双击空白处搭建电路：


4，对电路进行编译



5，新建vwf文件设置输入波形

6，开始仿真，观察输出波形


三.总结

通过波形可以看到此电路功能为二十进制的计数器

74LS90是一种中规模的二五叶进制计数器，其各引脚功能如图所示，
芯片引脚图
其中CPa和Qa构成1位二进制计数器，CPb和Qd、Qc、Qb 组成五进制计数器，将两个计数器有关端子适当组合，可以组成其他类型的计数器。
R0(1)、R0(2)为两个清0端，R9(1)、 R9(2)为两 个置9端，这4个端子与74LS90的工作状态关系 见表。
74LS90状态表
从表中可以看出：当R0(1)、R0(2)均为高电平且R9(1)、 R9(2)中有一个低电平时，计数器 QdQa端均被清0；当R9(1)、 R9(2)均为高电平时，Qd、Qa端均为高电平；当R0(1)、 R0(2)中有一个为低电平且时R9(1)、 R9(2)中也有一个为低电 平时，计数器工作在计数状态。
漂亮的电路板
(1) 1位二进制计数器
74LS90的CPa和Qa构成1位二进制计数器，当CPa端输入第1个时钟脉冲时，Qa=1， 输入第2个脉冲时，Qa=0.
(2) 五进制计数器
CPb和Qd、Qc、Qb组成五进制计数器，当CPb端输入第1个脉冲时，QdQcQb=001，输 入第2个脉冲时，QdQcQb=010.输入第3、4个脉冲时，QdQcQb变化为011、100,输入第 5个脉冲时，QdQcQb变为000。
(3) 8421码十进制计数器
将1位进制计数器的输出端Qa与五进制计数器的CPb连接时，可组成8421码十进制计 数器，如图所示。
8421接线图
当09个时钟脉冲不断从CPa端输入时，QdQcQbQa状态变化为 0000、0001、0010-1000变化到1001,第10个时钟脉冲输入时，QdQcQbQa变为0000,具 体见表
8421码计数器状态表