精华内容
下载资源
问答
  • 计算机组成原理位二进制计数器实验报告.doc
    2021-07-16 04:29:58

    计算机组成原理位二进制计数器实验报告

    计算机组成原理实验一

    4位二进制计数器实验

    姓名:李云弟 学号:1205110115 网工1201

    【实验环境】

    1. Windows 2000 或 Windows XP

    2. QuartusII9.1 sp2、DE2-115计算机组成原理教学实验系统一台,排线若干。

    【实验目的】

    1、熟悉VHDL语言的编写。 2、验证计数器的计数功能。

    【实验要求】

    本实验要求设计一个4位二进制计数器。要求在时钟脉冲的作用下,完成计数功能,能在输出端看到0-9,A-F的数据显示。(其次要求下载到实验版实现显示)

    【实验原理】

    计数器是一种用来实现计数功能的时序部件,计数器在数字系统中主要是对脉冲的个数进行计数,以实现测量、计数和控制的功能,同时兼有分频功能。计数器由基本的计数单元和一些控制门所组成,计数单元则由一系列具有存储信息功能的各类触发器构成,这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛,如在电子计算机的控制器中对指令地址进行计数,以便顺序取出下一条指令,在运算器中作乘法、除法运算时记下加法、减法次数,又如在数字仪器中对脉冲的计数等等。

    计数器按计数进制不同,可分为二进制计数器、十进制计数器、其他进制计数器和可变进制计数器,若按计数单元中各触发器所接收计数脉冲和翻转顺序或计数功能来划分,则有异步计数器和同步计数器两大类,以及加法计数器、减法计数器、加/减计数器等,如按预置和清除方式来分,则有并行预置、直接预置、异步清除和同步清除等差别,按权码来分,则有“8421”码,“5421”码、余“3”码等计数器,按集成度来分,有单、双位计数器等等,其最基本的分类如下:

    计数器的种类

    下面对同步二进制加法计数器 同步计数器中,所有触发器的CP端是相连的,CP的每一个触发沿都会使所有的触发器状态更新。因此不能使用T′触发器。应控制触发器的输入端,即将触发器接成T触发器。只有当低位向高位进位时(即低位全1时再加1),令高位触发器的T=1,触发器翻转,计数加1。

    由JK触发器组成的4位同步二进制加法计数器用下降沿触发。下面分析它的工作原理。

    本实验中要求用VHDL语言设计同步4位二进制计数器,令其上升沿触发。

    【实验步骤】

    1.1 顶层VHDL文件设计

    1.1.1 创建工程和编辑设计文件

    首先建立工作库,以便设计工程项目的存储。任何一项设计都是一项工程(Project),都必须首先为此工程建立一个放置与此工程相关的所有文件的文件夹,此文件夹将被EDA软件默认为工作库(Work Library)。

    在建立了文件夹后就可以将设计文件通过QuartusII的文本编辑器编辑并存盘,详细步骤如下:

    首先新建一个文件夹。利用资源管理器,新建一个文件夹,如:d : \li1 。注意,文件夹名不能用中文。

    1、创建一个工程

    、双击桌面上的图标 ,打开Quartus II 软件。

    (2)、再开始建立新项目工程。点击:【File】菜单,选择下拉列表中的【New Project Wizard...】命令,打开建立新项目工程的向导对话框。

    点击next.

    (3)出现对话框,让你选择项目工程保存位置、定义项目工程名称以及设计文件顶层实体名称。如图:

    第一栏选择项目工程保存的位置,方法是点击 按钮,选择到刚才我们在第一步建立的文件夹。

    第二栏用于指定项目工程名称。项目名可以取任意名字,也可以直接用顶层文件名作为项目名(建议使用)。第三栏用于指定顶层文件的实体名称。软件会默认为与之前建立的项目工程名称一致。没有特别需要,我们一般选择软件的默认,不必特意去修改。需要注意的是:以上名称的命名中不能出现中文字符,否则软件的后续工作会出错。

    完成以上命名工作后,点击Next,进入下一步。

    (4)这一步的工作是让你将之前已经设计好的工程文件添加到本项目工程里来,我们之前若没有设计好的文件,就不用理它,跳过这一步,直接点Next,再进入下一步。如下图对话框:

    (5)这一步的工作是让你选择好设计文件下载所需要的可编程芯片的型号,实验中我们所用的实验平台是DE2-115开发板,因此我们选择Cyclone IV E,EP4CE115F29C7。

    点击Next,进入下一步。如下图对话框:

    (6)这一步是让你选择第三方开发工具,我不需要,直接点击Next,进入下一步。出现下图页面

    (7)以上页面显示刚才我

    更多相关内容
  • 7493-十进制计数器
  • 74LS393 双四位二进制计数器.pdf
  • 二进制计数器集成芯片74161设计一个64进制计数器。要求分别用反馈清零法和反馈置数法实现。画出设计的电路图。 端口介绍: A B C D为置数的数字输入端(其中D为最高位,A为最低位),在实现置数功能时会将ABCD的...

    用二进制计数器集成芯片74161设计一个64进制计数器。要求分别用反馈清零法和反馈置数法实现。画出设计的电路图。

    端口介绍:

    • A B C D为置数的数字输入端(其中D为最高位,A为最低位),在实现置数功能时会将ABCD的数值传递到QA QB QC QD
    • ENP和ENT为使能端,这两个端口都为1时才能让芯片实现正常工作实现计数功能,其中只要有一个为0那么这款161就会保持状态不进行计数。
    • ~Load为置数端,如果该端口接收到0信号,那么进行置数功能,将ABCD传递给Q(ABCD)。
    • ~CLR为清零端,如果该端口接收到0信号,那么此刻不管处于什么状态,Q(ABCD)都会输出0000,即实现了复位功能。
    • CLK为时钟脉冲的输入端,在上升沿到来时会计数一次。
    • RCO为进位端,当Q(DCBA)为1111时,该端口会输出1信号,其余状态皆输出0信号。
      在这里插入图片描述

    思路:一片161是16进制计数器,即4位二进制数。现需要设计一个64进制的计数器,需要输出 2 6 2^6 26个数,即需要6位二进制数。

    1. 如果是反馈清零法,那么反馈端接的是~CLR清零端,CLR一旦为0则输出0000,因此为了保持0011 1111这个状态能够存在一个脉冲周期,我们将他到达下一个状态:0100 0000时清零。因此我将U2的Qc端经过反相器接到两片161的~CLR。

    2. 如果是反馈置数法,那么当输出端为:0011 1111时我们需要给~Load一个低电平的有效信号,同时两片161的置数端ABCD全接低电平。

    对于中间的计数进位环节:
     当U1的输出为1111时,进位端RCO会输出1,且在其他状态时都会输出0。如果我们将U1的RCO接到U2的ENT作为使能信号,就能让U2能在U1为1111的状态时正常工作,下一个时钟脉冲到来时,会让U1跳回0000,U2会计一个数变为0001,实现了我们需要的进位功能。即0000 1111—>0001 0000。

    上电路图,使用Multisim仿真:

    反馈清零法

    反馈置数法

    展开全文
  • 74161是4位二进制计数器,有同步置数和异步清零功能。下面所有的计数器方案都用同步逻辑来进行设计(1)60进制计数器,进位条件为59,转换成二进制是111011需要用两片74161,N1作为低4位计数,N2最为高两位计数N1、N2...

    74161是4位二进制计数器,有同步置数和异步清零功能。

    下面所有的计数器方案都用同步逻辑来进行设计

    (1)60进制计数器,进位条件为59,转换成二进制是111011

    需要用两片74161,N1作为低4位计数,N2最为高两位计数

    N1、N2的R都接VCC(不用异步清零),A、B、C、D都接GND(进位时同步清零),CP都接时钟。

    N1的EP、ET接VCC,RCo接到N2的EP,N2的ET接VCC,完成两片直接的进位连接。

    N1的Qa、Qb、Qd和N2的Qa、Qb接成与逻辑Q60,这是60进位条件,再取反后接到N1与N2的LD上。

    最终的输出从高到低为:N2-Qb、N2-Qa、N1-Qd、N1-Qc、N1-Qb、N1-Qa,进位信号是Q60。

    (2)6×10进制计数器

    这个就容易了,先做一个单片的10进制计数器,进位条件为9,即二进制1001

    R、ET接VCC,A、B、C、D接GND,CP接时钟,EP作为进位输入用。

    EP、Qd、Qa三个信号接成与逻辑Q10,这是单片的进位条件,再取反后接到LD上。

    下面是6片级联,N1-N6,N1是最低位,N6是最高位,主要是进位连接。

    VCC接N1的EP;N1的Q10接到N2的EP;N2的Q10接到N3的EP;……;N5的Q10接到N6的EP。

    (3)10×6进制计数器

    这个一样容易,先做一个单片的6进制计数器,进位条件为5,即二进制101

    R、ET接VCC,A、B、C、D接GND,CP接时钟,EP作为进位输入用。

    EP、Qd、Qa三个信号接成与逻辑Q6,这是单片的进位条件,再取反后接到LD上。

    下面是10片级联,N1-N10,N1是最低位,N10是最高位,主要是进位连接。

    VCC接N1的EP;N1的Q6接到N2的EP;N2的Q6接到N3的EP;……;N9的Q6接到N10的EP。

    展开全文
  • 用74160以同步置数法实现了同步七进制计数器的功能. 掌握74160的应用方法对于提升电路设计效率有着十分重要的作用.
  • 8位二进制计数器vhdl源程序及原理图,波形,源代码。
  • 74ls74(D触发器)做四进制加/减法器、一百/十进制减法器
  • 数字电路实验(05)二进制计数器设计

    千次阅读 2021-01-31 16:58:22
    数字电路实验(05)二进制计数器设计 2020-5-29 一.实验要求 1.1.实验目的 认识二进制同步计数器的定义、工作状态及信号波形; 熟悉基于JK触发器实现二进制同步计数器的构成规则。 1.2.实验器材 VCC Ground 脉冲...

    数字电路实验(05)二进制计数器设计

    一.实验要求

    1.1.实验目的

    1. 认识二进制同步计数器的定义、工作状态及信号波形;
    2. 熟悉基于JK触发器实现二进制同步计数器的构成规则。

    1.2.实验器材

    1. VCC
    2. Ground
    3. 脉冲电压源
    4. 上升沿触发JK触发器
    5. 2输入与门
    6. 四输入七段数码管
    7. 四通道示波器

    1.3.实验原理

    计数模值M和触发器级数k的关系:M=2k。
    加法计数器的构成规律:
    J0=K0=1
    Ji=Ki=Q0•Q1•…. •Qi-1 i=1、2……(k-1)
    减法计数器的构成规律:
    J0=K0=1
    Ji=Ki=Q0’•Q1’•…. •Qi-1’ i=1、2……(k-1)

    1.4.实验内容、要求及过程

    实验要求:
    构建图1电路。时钟clk为0~5V,周期1s,高电平时长500ms。

    用四通道示波器观察时钟clk及各级触发器输出的Q0、Q1、Q2信号。根据观察,在图2中画出Q0、Q1、Q2的波形(与clk信号的边沿对应好,从Q2Q1Q0=000的状态开始),并观察数码管的显示情况。

    二.实验图

    三.实验报告内容

    1. 由JK触发器构成的二进制计数器有着哪些特点?

    计数模值M,触发器级数k:M=2^k

    1. 搭建电路完成实验,补充完整图2,说明数码管的显示情况;

    数码管从0至7循环显示,仿真后观看数码管即可,点击示波器看到图2波形

    1. 画出图1电路的状态转移图;

    1. 如果要构成二进制减法计数器(模8),在图1电路的基础上要做哪些改动?

    二进制减法计数器(模8):J1=K1=Q0’,J2=K2=Q0’Q1’

    展开全文
  • 第二周 在QuartusⅡ环境中用VHDL语言实现四位二进制减法器(缺0000 0001 0010),在仿真器上显示结果波形,并下载到目标芯片上,在实验箱上观察输出结果。在Multisim环境中仿真实现四位二进制减法计数器(缺0000 ...
  • 用74161计数器芯片 设计十二进制计数器 一.实验内容 1.利用74161计数器芯片设计一个M=12的计数器 2.利用Quartus软件进行设计和仿真 3.观察仿真波形 .实验步骤 1,新建工程 2,新建BDF文件,双击空白处...
  • 六十进制计数器综合设计

    千次阅读 2021-07-27 06:40:03
    《六十进制计数器综合设计》由会员分享,可在线阅读,更多相关《六十进制计数器综合设计(11页珍藏版)》请在人人文库网上搜索。1、物理与机电工程学院(20152016 学年第 一 学期)计算机辅助电路设计综合设计报告可编程...
  • 数电——Multisim仿真设计六十进制计数器

    万次阅读 多人点赞 2020-12-13 18:00:35
    六十进制计数器设计 实验目的 掌握时序逻辑电路的分析和设计方法,以及仿真测试方法。 实验原理 电路由两个74160N计数器、两个74LS47D七段显示译码器、一个与非门及两个数码显示器组成 实验内容 (一)、六十进制...
  • 阅读 用两片加法器芯片74283配合适当的门电路完成两个BCD8421码的加法运算。(输入两个以BCD84....振荡器从一个初始状态经过一段时间又回到这个状态;这个时间间隔定义为振荡器的一个循环,又叫周期...
  • 今天小编要和大家分享的是八进制计数器,计数器相关信息,接下来我将从八进制计数器设计方案汇总(四款模拟电路原理实现过程),...八进制计数器设计方案一:基于74LS90芯片的八进制计数器设计详细电路设计方案:八8进...
  • 本电路采用CD4518芯片,此芯片、十进制(8421编码)同步加计数器,内含两个单元的加计数器。有了计数编码输出之后,我们就要进行编码了,我们采用CD4511这样一个译码芯片,它是一个七段码译码器,具有BCD转换,...
  • 74161计数器设计十二和进制计数器

    万次阅读 多人点赞 2018-10-28 10:24:24
    四位同步二进制计数器74161的功能表为: ABCD作为输入端,QA,QB,QC,QD作为输出端。 下面是12进制的计数器的设计,相对于74161来说,只需要一位电路结构就可以了,然后是12进制的决定,输入为0000,待输出为1011时,...
  • 基于74LS192的任意进制计数器的设计

    千次阅读 2021-04-14 03:07:03
    基于74LS192的任意进制计数器的设计【摘要】利用集成、十进制计数器采用置数法、置零法设计任意进制计数器,分析设计方法,给出设计案例。以集成计数器74LS192为例,运用置零法和置数法设计八进制计数器十四...
  • 如何用74LS163做24进制计数器 有两个163芯片和一个00芯片
  • 、实验内容及要求采用(74LS192)复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。三、设计过程用M进制集成计数器可以构成N(任意)进制的计数器。通常用...
  • 计数器是一个用以实现...根据计数制的不同,分为二进制计数器、十进制计数器和任意进制计数器。根据计数器的增减趋势,又分为加法、减法和可逆计数器。还有可预制数和可变程序功能计数器等等。目前,无论是TTL还是...
  • 本电路实现了同步三十二进制加法计数器的功能: 电路能准确地按照三十二进制加法计数的规律进行计数. 读者应深刻理解本例的分析和设计过程, 以为日后设计更为复杂的同步时序逻辑电路打下基础.
  • 74LS190是同步十进制加/减计数器(又称可逆计数器),漂亮的主板它依靠加/减控制端的控制来实 现加法计数和减法计数。CPUCO/BO:进位输出/借位输出端;CP:时钟输入端:CT:计数控制端(低电平有效);Do~D3:并行数据...
  • 摘要 以多种种典型的中规模集成 (MSI) 计数器芯片为例,采用反馈置零法 ( 复位法 )、反馈置数法 ( 置位法 ) 和级联法来构成任意进制计数器。总结出详细的设计步骤。  1 绪论  计数器是数字逻辑系统中的...
  • 用74ls161做的24进制计数器

    热门讨论 2011-12-15 21:37:37
    用74ls161做的24进制计数器,可以看看,免费的,用七段数码管做的
  • 用T触发器构成的同步2进制减法计数器实验电路multisim源文件,multisim10及以上版本可以正常打开仿真,是教材上的电路,可以直接仿真,方便大家学习。
  • 基于触发器的三位二进制同步减法计数器无效态000/110 1 课程设计的目的与作用 掌握用multisim 的电路仿真程序 熟悉同步计数器工作原理和逻辑功能 熟悉计数器电路的分析和设计方法 掌握161 芯片集联成任意进制同步...
  • 设计20进制计数器

    千次阅读 2018-04-03 11:30:32
    用161计数器芯片,设计一个M=20的计数器, 可以用多片 上电后,对CLK信号,从0顺序计数到19,然后回绕到0 2.当计数值为19的CLK周期,溢出信号OV输出一个高电平,其他周期OV信号输出0 3.用波形仿真观察电路结果  ...
  • 基于multisim14.0 软件中的74LS161芯片,分别置数法和复位法设计了八进制十五进计数器,原理清晰,仿真通过,包含仿真文件。。 。

空空如也

空空如也

1 2 3 4 5 ... 20
收藏数 11,843
精华内容 4,737
热门标签
关键字:

二进制计数器芯片