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  • 二进制怎么相减
    千次阅读
    2020-08-23 16:18:03

    小数减大数怎么减法,_
    …… 按照大减小的做,数前面加负号(-)例如1-2=-1

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    两个4位二进制相减的VHDL程序

    前言
    本次实验所用软件为Quartus||9.0,所用板载为EPF10K20T144-4

    注意事项
    (1)创建VHDL工程时选择板载系列一定要按照板载芯片上的系列选中。
    (2)目前使用的Quartus || 9.0不支持输入汉字的功能,只支持显示汉字的功能,所以想要在上面显示汉字,得先在记事本中写好自己要写的汉字内容,然后再复制粘贴到Quartus || 9.0上的文件中。
    (3)安装驱动程序前一定要记得禁止驱动程序签名。
    (4)配置完引脚以后一定要记得要再编译一次。

    实验题目
    1、试编写两个4位二进制相减的VHDL程序。

    代码实现
    1、实现思路如下:设置两个输入一个输出,然后将被减数和减数加一位"0",然后求出减数的补码以后,相加即可。(注:代码如下)

    library ieee; 
    use ieee.std_logic_1164.all; 
    use ieee.std_logic_unsigned.all; 
    
    entity subtraction is 
    port( A: in std_logic_vector(3 downto 0); 
          B: in std_logic_vector(3 downto 0); 
          D: out std_logic_vector(3 downto 0)); 
    end subtraction; 
    
    architecture rt of subtraction is 
    signal aa,bb,ss: std_logic_vector(4 downto 0); 
    signal v:std_logic; 
    begin  
          aa<='0' & A; 
          bb<='0' & not B; 
          SS<=aa + bb + '1'; 
          v<=ss(4); 
          D(3 downto 0)<= ss(3 downto 0); 
    end rt; 
    

    时序仿真实现

    烧入板载实现

    展开全文
  • 二进制减法怎么算

    千次阅读 2021-07-26 07:17:27
    1、二进制减法:0-0=0,10-1=1(向高位借位)1-0=1,1-1=0(模二加运算或异或运算)。2、二进制的加法:0+0=0,0+1=1,1+0=1,1+1=10(向高位进位)。3、二进制的乘法:0*0=0 0*1=0,1*0=0,1*1=...

    1、二进制减法:

    0-0=0,10-1=1(向高位借位)1-0=1,1-1=0(模二加运算或异或运算)。

    2、二进制的加法:

    0+0=0,0+1=1,1+0=1,1+1=10(向高位进位)。

    3、二进制的乘法:

    0*0=0 0*1=0,1*0=0,1*1=1。

    4、二进制的除法:

    0÷0=0,0÷1=0,1÷0=0(无意义),1÷1=1。

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    扩展资料

    计算机采用二进制原因

    二进位计数制仅用两个数码。0和1,所以,任何具有二个不同稳定状态的元件都可用来表示数的某一位。而在实际上具有两种明显稳定状态的元件很多。

    例如,氖灯的"亮"和"熄";开关的”开“和”关“;电压的”高“和”低“、”正“和”负“;纸带上的”有孔“和“无孔”,电路中的”有信号“和”无信号“,磁性材料的南极和北极等等,不胜枚举。

    利用这些截然不同的状态来代表数字,是很容易实现的。不仅如此,更重要的是两种截然不同的状态不单有量上的差别,而且是有质上的不同。这样就能大大提高机器的抗干扰能力,提高可靠性。而要找出一个能表示多于二种状态而且简单可靠的器件,就困难得多了。

    展开全文
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    程序未考虑number1<number2,即结果为负数的情况,数码管采用EPF10K20T144-3上的七段数码管(共阴),小数点一直置于低电平,即不亮状态
    代码:

    library ieee;
    use ieee.std_logic_1164.all;
    Use ieee.std_logic_unsigned.all;
    use ieee.STD_LOGIC_ARITH.all;
    entity tube is
    	port(number1,number2: in std_logic_vector(3 downto 0);
    		clk : in std_logic;
    		SG : out std_logic_vector(7 downto 0);--段控制信号输出,单个数码管字符显示
    		BT : out std_logic_vector(7 downto 0) --位控制信号输出,八个数码管的选择
    		);
    end tube;
    architecture behave of tube is
    	signal scan : integer range 0 to 1;
    	signal ledag1,ledag2 : std_logic_vector(7 downto 0);--两个数码管的动态显示
        signal cnt_One,cnt_Ten:integer range 0 to 9 :=0;
       	Signal data:integer range 0 to 15;
    begin
    data<=conv_integer(number1-number2);
    process(clk)
      begin 
    	if (clk'event and clk='1') then
    		cnt_one<=data rem 10;
    		cnt_ten<=(data-cnt_one)/10;
    		if(scan=1)then
    			scan<=0;
    		else
    			scan<=scan+1;
    		end if;	
    		end if;	
    end process;
    --译码电路1,数码管1动态字符查表
    process(cnt_One)
    	begin
        case cnt_One is
    	  when 0=>ledag1<="11111100";
          when 1=>ledag1<="01100000";
          when 2=>ledag1<="11011010";
          when 3=>ledag1<="11110010";
          when 4=>ledag1<="01100110";
          when 5=>ledag1<="10110110";
          when 6=>ledag1<="10111110";
          when 7=>ledag1<="11100000";
          when 8=>ledag1<="11111110";
          when 9=>ledag1<="11110110";
          when others=>Null;
    		end case;
    end process ;
    --译码电路2,数码管2动态字符查表
     process(cnt_Ten)
    	begin
        case cnt_Ten is
    	  when 0=>ledag2<="11111100";
          when 1=>ledag2<="01100000";
          when 2=>ledag2<="11011010";
          when 3=>ledag2<="11110010";
          when 4=>ledag2<="01100110";
          when 5=>ledag2<="10110110";
          when 6=>ledag2<="10111110";
          when 7=>ledag2<="11100000";
          when 8=>ledag2<="11111110";
          when 9=>ledag2<="11110110";
          when others=>Null;
    	end case;
    end process ;
    --刷新显示模块	
     process(scan)
    	begin 
    		case scan is
    			when 0 => SG <= ledag1;BT <= "11111110";--数码管1
    			when 1 => SG <= ledag2;BT <= "11111101";--数码管2
    			when others => Null;
    		end case;
    	end process ;	
    end behave;
    
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