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  • 二进制除法运算原理
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    2020-04-01 16:42:32

    二进制乘除法原理

    计算机所能完成的最基本操作是加减法和左右移。
    虽然ISA中一般都有MUL类指令,但是这些经过译码之后最终的元操作还是加法和移位指令。

    二进制乘法

    假设不能使用乘除运算求a×b的结果,当a=b=123时,最直接的方法是通过88个88相加。但是,我们不难发现这样的规律:
    123 × 123 = (100+20+3)×123 = (100×123) + (20 × 123) + (3 × 123)
    因此,我们需要进行计算的次数为min(len(a), len(b))
    根据这个原理,不难想出二进制的乘法运算:
    0011 * 1001 = ( 0011 * 1000)+( 0011 * 0001)
    注意,这时应该使用位移运算来取代乘法运算:
    0011*1000 => 3<<3
    0011 * 0001 => 3<<0

    //不用乘除做整数乘法运算
    int Mult(int a, int b){
    	int ans = 0;
    	for (int i = 0; i < 32; i++){
    		ans += ( b & (1 << i) ? a << i : 0);
    	}
    	return ans;
    }
    

    二进制除法

    二进制除法的原理与在十进制时差不多,但实现起来要比二进制乘法稍微复杂一些,先上一个例子(38除以6等于6余2):
    在这里插入图片描述
    我们从被除数的最高位开始,每步循环结束后被除数必定小于除数,然后通过位移的方式让被除数长度加1。

    No.运算结果余数
    11/11001
    210/110010
    3100/1100100
    41000/01101011
    50111/011011
    610/11001
    (个位数,循环结束)
    //二进制除法运算
    int Dvi(int a, int b){
    	int ans = 0;
    	for (int j = 31; j >= 0; j--){
    		int tmp = a >> j;
    		if (tmp >= b){
    			ans = ans | (1 << j);
    			a -= (b << j);
    		}
    	}
    	return ans;
    }
    
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    除法器(除法算法)是一类算法。给定两个整数 N(分子)和 D(分母),计算它们的和(或)余数。其中某些算法可以通过人工手动计算,而另一些则需要依赖数字电路的设计或软件。[1] 除法算法主要分为两类:慢除法快除法。慢除法在每次迭代的过程中给出结果(商)的一位数字。慢除法包括复原法(restoring)、非复原法(non-restoring)和SRT除法等。快除法从商的一个近似估计开始,并且在每次迭代过程中产生有效位数为最终商的两倍多的中间值。Newton-Raphson和GoldSchmidt属于这一类。-----维基百科

    本文所讲的除法器主要针对正整数的除法运算,使用的是慢除法的设计思想。

    上篇博客中提到乘法器是被乘数左移相加,而除法器刚好相反,是被除数左移相减。

    一、实现思想

    除法器实现思想:假设被除数data_a[3:0]=‘b0101,除数data_b[1:0]='b11,

    要想实现data_a[3:0]÷data_b[1:0] = result[3:0]......remainder[3:0],需要以下步骤:

    1、定义两个寄存器变量result[3:0]和remainder[3:0];

    2、每个时钟周期将data_a[3:0]向左移移位,移出的那一位送到remainder的最低位,即remainder <= {remainder[2:0],移出的那一位};

    3、比较移位后的remainder[3:0]与data_b[1:0]的大小,若remainder[3:0]>=data_b[1:0],则remainder[3:0]-data_b[1:0],同时result最低左移入1;若remainder[3:0]<=data_b[1:0],则remainder[3:0保持不变,同时result最低位左移入0;

    4、判断data_a[3:0]移位完成,若未完成,重复步骤2-3,反之输出完成标志信号。

    二、对应的算法状态机

    按照上述除法器的实现思想,可以画出除法器的实现流程,如下所示:

    图1 算法状态机

     图1中算法状态机描述了除法器的实现思想,接下来就可以根据算法状态机来画实现该电路的数据路径。

    三、数据路径

    图2 数据路径

     数据路径如图2所示,左移寄存器data_a在每个时钟周期将移出的数据data_bit0送给remainder移位寄存器的最低位,移位后的数据跟data_b相减是在en_c信号控制下进行的,同时result移位寄存器最低位移入0还是1也是由en_c决定的。这些信号何时有效在接下来的控制信号的流程图中都可以明确的给出。

    四、控制信号

    图3 控制信号

     根据图1和图2确定了使能信号在哪个状态应该使能,其中flag信号是移位完成标志信号。其余信号分别是寄存器和加法器的使能信号和加载信号,对比图2可以理清这些信号的功能。

    五、verilog描述

    接下来使用verilog描述上述数据路径,代码如下:

    顶层代码:

    module divider(input clk,
    					input rst,
    					input start,
    					input load_a,
    					input load_b,
    					input [3:0]data_a,
    					input [1:0]data_b,
    					output [3:0]result,
    					output [3:0]remainder,
    					output reg done
        );
    wire flag;
    reg en_a;
    reg en_b;
    reg en_c;
    reg load_c;
    wire valid;
    //wire [3:0]remainder;
    parameter s0 = 'b001;
    parameter s1 = 'b010;
    parameter s2 = 'b100;
    reg [2:0]current_state = 'd0;
    reg [2:0]next_state = 'd0;
    reg en_o = 'd0;///结果移位使能信号
    
    ///次态向现态转移
    always @(posedge clk)
    	if(!rst)
    		current_state <= s0;
    	else
    		current_state <= next_state;
    ///次态生成
    always@(*)
    	case(current_state)
    		s0:	begin
    			if(start)
    				next_state <= s1;
    			else
    				next_state <= s0;
    		end
    		s1:	begin
    			if(flag)	
    				next_state <= s2;
    			else
    				next_state <= s1;
    		end
    		s2:	begin
    			if(!start)
    				next_state <= s0;
    			else
    				next_state <= s2;
    		end
    		default:
    				next_state <= s0;
    	endcase
    ///输出结果赋值
    always@(*)
    	case(current_state)
    		s0:	begin
    			load_c = 'd1;
    			en_a = 'd0;
    			en_b = 'd0;
    			en_c = 'd0;
    			done = 'd0;
    			en_o = 'd0;
    		end
    		s1:	begin
    			en_o = 'd1;
    			load_c = 'd0;
    			en_a = 'd1;
    			en_b = 'd1;	
    			done = 'd0;
    			if(valid&&(data_b!=0))	begin
    				en_c = 'd1;
    			end
    			else	begin
    				en_c = 'd0;				
    			end
    		end
    		s2:	begin
    				load_c = 'd0;
    				en_a = 'd0;
    				en_b = 'd0;	
    				en_c = 'd0;	
    				done = 'd1;	
    				en_o = 'd0;				
    		end
    		default:	begin
    				load_c = 'd1;
    				en_a = 'd0;
    				en_b = 'd0;	
    				en_c = 'd0;	
    				done = 'd0;	
    				en_o = 'd0;					
    		end
    	endcase
    wire data_bit0;
    wire enb_control;
    // Instantiate the module	
    left_shifter left_shifter (
        .clk(clk), 
        .en_a(en_a), 
        .load_a(load_a), 
        .data_a(data_a), 
    	 .flag(flag),///移位完成标志位
    	 .enb_control(enb_control),
        .data_bit0(data_bit0)
        );
    // Instantiate the module
    left_shifter_se left_shifter_se (
        .clk(clk), 
        .en_b(en_b), 
        .en_c(en_c), 
        .load_b(load_b), 
        .data_bit0(data_bit0), 
        .data_b(data_b), 
    	 .valid(valid),
        .remainder(remainder),
    	 .enb_control(enb_control)
        );
    // Instantiate the module
    result_1 result_1 (
        .clk(clk), 
    	 .load_c(load_c),
        .en_c(en_c), 
    	 .en_o(en_o),
        .result(result)
        );
    endmodule
    

     data_a左移寄存器代码:

    module left_shifter(input clk,
    						  input en_a,
    						  input load_a,
    						  input [3:0]data_a,
    						  output flag,
    						  output data_bit0,
    						  output enb_control
        );
    reg [3:0]data = 'd0;
    always @(posedge clk)
    	if(load_a)	begin
    		data <= data_a;
    	end
    	else if(en_a)	begin
    		data <= {data[2:0],1'b0};
    	end
    	else	begin
    		data <= data;
    	end
    assign data_bit0 = data[3];
    reg [2:0]count = 'd0;
    always @(posedge clk)
    	if(load_a)
    		count <= 'd0;
    	else if(en_a)
    		count <= count + 'd1;
    	else
    		count <= count;
    assign flag = (count=='d4)?'d1:'d0;
    assign enb_control = (count=='d4)?'d0:'d1;
    		
    endmodule
    

     remainder左移寄存器及加法器代码:

    module left_shifter_se(input clk,
    							  input en_b,//控制以为寄存器使能
    							  input en_c,//控制余数和被除数相减的减法器使能
    							  input load_b,
    							  input data_bit0,
    							  input [1:0]data_b,//被除数
    							  output reg valid = 'd0,
    							  output reg [3:0]remainder,
    							  input enb_control
        );
    reg [3:0]remainder_1 = 'd0;
    
    always @(posedge clk)
    	if(load_b)	
    		remainder <= 'd0;
    	else if(en_b&enb_control)	
    		remainder <= {remainder_1[2:0],data_bit0};
    	else	
    		remainder <= remainder_1;
    
    always @(*)
    	if(load_b)
    		remainder_1 = 'd0;
    	else if(en_c)
    		remainder_1 = remainder + (~data_b+1);
    	else
    		remainder_1 = remainder;
    
    always @(*)
    	if(remainder >= data_b)
    		valid = 'd1;
    	else
    		valid = 'd0;
    		
    endmodule
    

     result左移寄存器代码:

    module result_1(input clk,
    				  input en_c,
    				  input load_c,
    				  input en_o,
    				  output reg[3:0]result = 'd0
        );
    always @(posedge clk)
    	if(load_c)
    		result <= 'd0;
    	else if(en_o)	begin
    		if(en_c)
    			result <= {result[2:0],1'b1};
    		else
    			result <= {result[2:0],1'b0};
    	end
    	else
    		result <= result;
    endmodule
    

    仿真文件代码:

    module test;
    
    	// Inputs
    	reg clk;
    	reg rst;
    	reg start;
    	reg load_a;
    	reg load_b;
    	reg [3:0] data_a;
    	reg [1:0] data_b;
    
    	// Outputs
    	wire [3:0] result;
    	wire [3:0]remainder;
    	wire done;
    
    	// Instantiate the Unit Under Test (UUT)
    	divider uut (
    		.clk(clk), 
    		.rst(rst), 
    		.start(start), 
    		.load_a(load_a), 
    		.load_b(load_b), 
    		.data_a(data_a), 
    		.data_b(data_b), 
    		.result(result), 
    		.remainder(remainder),
    		.done(done)
    	);
    
    	initial begin
    		// Initialize Inputs
    		clk = 0;
    		rst = 0;
    		start = 0;
    		load_a = 0;
    		load_b = 0;
    		data_a = 0;
    		data_b = 0;
    
    		// Wait 100 ns for global reset to finish
    		#100;
            
    		// Add stimulus here
    
    	end
    	 always #5 clk = ~clk;
    	reg[4:0] cnt = 'd0;
    	always @(posedge clk)
    		if(cnt == 'd30)
    			cnt <= 'd30;
    		else
    			cnt <= cnt + 'd1;
    	///复位信号
    	always @(posedge clk)
    		if(cnt <= 'd2)
    			rst <= 'd0;
    		else
    			rst <= 'd1;
    	//加载信号和数据
    	always @(posedge clk)
    		if((cnt> 'd2)&&(cnt < 'd5))	begin
    			load_a <= 'd1;
    			load_b <= 'd1;
    			data_a <= 'd5;
    			data_b <= 'd3;
    		end
    		else	begin
    			load_a <= 'd0;
    			load_b <= 'd0;
    			data_a <= 'd0;
    			data_b <= data_b;
    		end
    	///start信号
    	always @(posedge clk)
    		if((cnt> 'd8)&&(cnt < 'd25))
    			start <= 'd1;
    		else
    			start <= 'd0;
    endmodule
    
    

     Isim行为仿真结果:

    图4 仿真波形

     由仿真结果可知,在done信号拉高时,输出正确的除法结果。本实例中:data_a = 5,data_b=3;5 ÷ 3 = 1...2 。

     

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  • 完美实现4位二进制除法操作 编译无错误,运行完好
  • 实验六:二进制除法器的设计 实验七:数字显示频率计的设计 实验八:序列检测器的设计 实验九:数字秒表的设计 实验十:自助售票机的设计 实验五:顺序排列的设计 编设a,b,c,d四个数,按从小到大的顺序重新排列...

    内容
    实验一:7人表决器的设计
    实验二:算数逻辑单元的设计
    实验三:JK触发器的设计
    实验四:环形计数器的设计
    实验五:顺序排列的设计
    实验六:二进制除法器的设计
    实验七:数字显示频率计的设计
    实验八:序列检测器的设计
    实验九:数字秒表的设计
    实验十:自助售票机的设计

    实验五:顺序排列的设计
    编设a,b,c,d四个数,按从小到大的顺序重新排列并输出到ra,rb,rc,rd中。
    要求:(1)需在Verilog HDL描述中使用任务(task)。

    //程序:
    module order(a, b, c, d, ra, rb, rc, rd);
    input[3:0] a, b, c, d;
    output reg[3:0] ra, rb, rc, rd;
    reg[3:0] i, j, k, q;
    always@ (a or b or c or d)
    begin
    	compare2(a, b, i, j); 
    	compare2(c, d, k, q); 
    	compare2(i, k, ra, rb);
    	compare2(j, q, rc, rd); 
    end
    task compare2;
    input[3:0] in_x, in_y;
    output[3:0] out_rx, out_ry;
    begin 
    	if(in_x<= in_y)
    	{out_rx, out_ry}= {in_x, in_y};
    	else
    	{out_rx, out_ry}= {in_y, in_x};
    end
    endtask
    endmodule
    
    
    //测试代码:
    `timescale 1ns/ 1ns
    module order_tb;
    reg [3:0] a, b, c, d;
    wire[3:0] ra, rb, rc, rd;
    
    order u1(.a(a), .b(b), .c(c), .d(d),
    	 .ra(ra), .rb(rb), .rc(rc), .rd(rd));
    
    initial
    begin
    	 a<=0; b<=0; c<=0; d<=0;
    	#10 a<=6; b<=9; c<=2; d<=8;
    	#10 a<=1; b<=4; c<=1; d<=5;
    	#10 a<=3; b<=8; c<=5; d<=0;
    	#10 a<=8; b<=0; c<=3; d<=7;
    	#10 a<=6; b<=6; c<=6; d<=6;
    end
    endmodule
    
    

    波形仿真
    在这里插入图片描述
    结果分析:
    数值比较器,对输入的四个数重新排序,以从小到大的顺序输出,输入四个变量,输出四个变量。
    用task函数对2个数比较大小后排序,在主函数中调用4此task函数实现4个数的大小排序
    测试程序对5组无序数列进行排序,仿真结果符合预期,测试波形如下图所示。

    实验六:二进制除法器的设计

    //程序:
    module div(input[7:0] a, input[3:0] b, output reg [7:0] yshang, output reg [7:0] yyushu );  
    reg[7:0] tempa, tempb;
    reg[15:0] temp_a, temp_b;   
    integer i;  
    always @(a or b)  
    begin tempa <= a;  tempb <= {4'b0000,b};  end  
    always @(tempa or tempb)  
    begin  
        temp_a = {8'b00000000,a};  
        temp_b = {4'b0000,b,8'b00000000};   
        for(i = 0;i < 8;i = i + 1)  
          begin  temp_a = temp_a<<1;  
          if(temp_a[15:8] >= tempb)  
            temp_a = temp_a - temp_b + 1'b1; 
     else  temp_a = temp_a; end  
        yshang <= temp_a[7:0];  
    yyushu <= temp_a[15:8];  
    end  
    endmodule  
    
    
    
    //测试代码:
    `timescale 1ns/1ns  
    module div_tb;    
    reg [7:0] a;  
    reg [3:0] b;  
    wire [7:0] yshang;  
    wire [7:0] yyushu; 
    initial  
    begin  
        #10 a=8'b00001111;b=4'b1000;   
        #100 a=8'b11111111;b=4'b1010;
        #100 a=8'b11110000;b=4'b1000; 
        #100 a=8'b11111100;b=4'b1011;   
    end  
    div u1 (.a(a),.b(b),.yshang(yshang),.yyushu(yyushu));  
    endmodule  
    
    

    波形仿真:在这里插入图片描述
    结果分析:
    计算机所能完成的最基本操作是加减法和左右移;
    应该使用位移运算来取代除法运算;
    二进制除法的原理与在十进制时差不多,但实现起来要比二进制乘法稍微复杂一些;结果如波形

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二进制除法器原理

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