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  • 移位寄存器及verilog实现 并行输入串行输出
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    2020-02-20 21:36:00

    1 概念

    移位寄存器内的数据可以在移位脉冲(时钟信号)的作用下依次左移或右移。移位寄存器不仅可以存储数据,还可以用来实现数据的串并转换、分频,构成序列码发生器、序列码检测器,进行数值运算以及数据处理等,它也是数字系统中应用非常广泛的时序逻辑部件之一。

    有四种不同类型的移位寄存器可用数据输入和输出设备的方式不同:

    串行输入,串行输出

    串行输入,并行输出

    并行输入,串行输出

    并行输入,并行输出
    在这里插入图片描述
    右移位寄存器的特点是右边寄存器的次态等于左边触发器的现态。串行输出数据从触发器FD的QD端输出,并行数据从个触发器的QA~QD端输出,两种输出方式都属于同向输出。各触发器都采用同一时钟信号,所以它们工作在同步状态。如果将FD的输出端QD接到FA的输入端DI,则可以构成循环移位的右移位寄存器。

    右移寄存器

    并行输入串行输出

    module right_shift_pin_sout(
        clk    ,
        rst_n  ,
        //其他信号,举例dout
        sout,
        pin    
        );
    
        //参数定义
        parameter      DATA_W =         4;
        parameter    CNT_W=2;
    
        //输入信号定义
        input               clk    ;
        input               rst_n  ;
        input [DATA_W-1: 0] pin    ;
    
        //输出信号定义
        output  sout   ;
    
    
    
        //中间信号定义
        reg[CNT_W-1: 0]     cnt    ;
        wire [DATA_W-1: 0]   D    ;
    
        reg [DATA_W-1: 0]   Q    ;
        //计数
        always@(posedge clk or negedge rst_n)begin
            if(rst_n==1'b0)begin
                cnt<=0;
            end
            else begin
                if(cnt==DATA_W-1)begin
                    cnt<=0;
                end
                else begin
                    cnt<=cnt+1;
                end
             end
        end
        //D
        assign D=(cnt==0)?pin:4'b0;
        assign sout=Q[3];
        //sout
        always  @(posedge clk or negedge rst_n)begin
            if(rst_n==1'b0)begin
                sout<=0;
            end
            else begin
                sout<=Q[3];
            end
        end
    //Q
        always  @(posedge clk or negedge rst_n)begin
            if(rst_n==1'b0)begin
                Q<=0;
            end
            else if(cnt==0)begin
                Q<=D;
            end
            else begin
                Q[3:1]<=Q[2:0]; 
            end
        end
    
    
    
        endmodule
    
    
    

    tb

     `timescale 1 ns/1 ns
    
    module testbench_name();
    parameter      DATA_W =         4;
    parameter    CNT_W=2;
    //时钟和复位
    reg clk  ;
    reg rst_n;
     
    wire sout;  
    reg[DATA_W-1: 0]  pin ; 
            //时钟周期,单位为ns,可在此修改时钟周期。
            parameter CYCLE    = 20;
    
            //复位时间,此时表示复位3个时钟周期的时间。
            parameter RST_TIME = 3 ;
    
            //待测试的模块例化
            right_shift_pin_sout 
            #(.DATA_W(DATA_W),.CNT_W(CNT_W))  uut(
           .clk    (   clk    ), 
           .rst_n  (   rst_n  ), 
           .sout   (  sout   ),
           .pin    (   pin    ) 
                )  ;  
            
    
                //生成本地时钟50M
                initial begin
                    clk = 0;
                    forever
                    #(CYCLE/2)
                    clk=~clk;
                end
    
                //产生复位信号
                initial begin
                    rst_n = 1;
                    #2;
                    rst_n = 0;
                    #(CYCLE*RST_TIME);
                    rst_n = 1;
                end
    
                //输入信号pin赋值方式
                initial begin
                    #1;
                    //赋初值
                    pin =4'b1111;
                    #(9*CYCLE);
                    pin=4'b1000;
                    #(9*CYCLE);
                    pin=4'b0010;
                    #(9*CYCLE);
                    pin=4'b0001;
                    //开始赋值
    
                end
    
    endmodule
    
    
    
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  • 按照传统的串行输入/并行输出寄存器来解决,不考虑满时钟域到快时钟域的同步打拍问题。 源代码: module chuan_bing( input clka,clkb,//clka串行输入时钟,clkb并行输出时钟 input da,//串行输入数据 input ...

    题目如下:用Verilog 设计一个接口转换电路,接口timing如下图所示,假设clka频率为clkb频率的两倍(不同源,注意图中clock关系仅为示意),且两次有效访问(wra_n)的间隔时间足够长。

     方法一

    按照传统的串行输入/并行输出寄存器来解决,不考虑满时钟域到快时钟域的同步打拍问题。

    源代码:

    module chuan_bing(
    
    	input clka,clkb,//clka串行输入时钟,clkb并行输出时钟
    	input da,//串行输入数据
    	input rst_n,//异步复位低电平有效
    	input wra_n,//输入使能低电平有效
    	
    	output [7:0]db,//并行输出
    	output reg[2:0] cnt,//计数器:记录da输入的次数,从0计数,满7,wrb有效,输出并行数据
    	output reg wrb//输出
    );
    	reg [7:0]db_reg;
    //	reg wra_1,wra_2;
    	assign db = (wrb)?(db_reg):8'hxx;//如果wrb有效,则db输出寄存器的值,否则输出0;
    	
    	//a时钟域
    	//串行数据输入及存储
    	always @(posedge clka, negedge rst_n) begin
    		if(!rst_n) begin//如果复位,输出为0,计数器清零
    			cnt <= 'b0;
    			db_reg <= 8'hxx;
    		end
    		else if(!wra_n) begin//只在wra_n为0时 才计数
    			cnt <= cnt + 'b1;
    			db_reg <= {db_reg[6:0],da};
    		end
    	end
    	
    	//并行数据输出
    	//快时钟域到慢时钟域需要打拍
    	always @(posedge clkb, negedge rst_n) begin
    		if(!rst_n)
    			wrb <= 'b0;
    		else if(wra_n && cnt=='b0) begin//wrb只在cnt计满值并溢出,且wra_n无效时输出
    			wrb <= 'b1;
    			cnt <= 'bxxx;
    		end
    		else if(wrb)//只让wrb有效一个周期,即输出只输出一个周期
    			wrb <= 'b0;
    	end
    	
    /*	always @(posedge clkb) begin
    		wra_1 <= wra_n;
    		wra_2 <= wra_1;
    	end*/
    	
    endmodule

    测试代码:

    `timescale 1ns/1ns
    module tb_chuan_bing;
    
    	reg clka,clkb,da,rst_n,wra_n;
    	wire [7:0] db;
    	wire [2:0] cnt;
    	wire wrb;
    	
    chuan_bing U1(
    	.clka(clka),
    	.clkb(clkb),
    	.da(da),
    	.rst_n(rst_n),
    	.wra_n(wra_n),
    	.db(db),
    	.cnt(cnt),
    	.wrb(wrb)
    );
    	initial begin
    		clka = 0;
    		clkb = 0;
    		rst_n = 0;
    		#5 rst_n = 1;
    	end
    	
    			always begin 
    			#10 clkb = ~clkb;
    			end
    			always begin 
    			#5 clka = ~clka;
    			end
    
    	
    	initial 
    		begin
    			wra_n = 1;
    			#5 wra_n = 0;
    			
    			da = 1;#10;
    			da = 1;#10;
    			da = 0;#10;
    			da = 0;#10;
    			da = 0;#10;
    			da = 0;#10;
    			da = 1;#10;
    			da = 1;#10;
    			da = 'bx;
    			wra_n = 1;
    			#100;
    			$stop;
    		end
    
    endmodule

    仿真结果:

     仅从波形图上来看,实现了基本功能,但是没有考虑异步时钟域问题。


    方法二

     源代码

    module chuan_bing(
    
    	input clka,clkb,//clka串行输入时钟,clkb并行输出时钟
    	input da,//串行输入数据
    	input wra_n,//输入使能低电平有效
    	output reg wra_n_reg1, wra_n_reg2,
    	output [7:0]db,//并行输出
    	output wrb//输出
    );
    	reg [7:0]db_reg = 0;
    //	reg wra_1,wra_2;
    
    	
    	//a时钟域
    	//串行数据输入及存储
    	always @(posedge clka) begin
    		if(!wra_n) begin//只在wra_n为0时 才计数
    			db_reg <= {db_reg[6:0],da};
    		end
    	end
    	
    	//并行数据输出
    	//快时钟域到慢时钟域需要打拍
    	//reg wra_n_reg1, wra_n_reg2;
    	always @(posedge clkb) begin
    		wra_n_reg1 <= wra_n ;
    		wra_n_reg2 <= wra_n_reg1 ;
    	end
    	
    	
    	wire wra_n_check ; 
    	assign wra_n_check = wra_n_reg1 &&(!wra_n_reg2); //异或亦可以
    	assign wrb = wra_n_check ; 
    	assign db = (wra_n_check == 1'b1) ? db_reg : 0;
    
    	
    endmodule

     仿真代码:

    `timescale 1ns/1ns
    module tb_chuan_bing;
    	reg clka ;
    	reg wra_n;
    	reg da ;
    	reg clkb ;
    	wire [7:0] db ;
    	wire wrb ;
    	wire wra_n_reg1, wra_n_reg2;
    
    	initial begin
    		clka  = 0 ;
    		#3 ;
    		clkb  = 0 ; 
    	end
    	initial begin
    		wra_n = 1 ;
    		@(posedge clka) wra_n = 0 ;
    		da = $random%2 ;
    
    		@(posedge clka) wra_n = 0 ;
    		da = $random%2 ;
    
    		@(posedge clka) wra_n = 0 ;
    		da = $random%2 ;
    
    		@(posedge clka) wra_n = 0 ;
    		da = $random%2 ;
    
    		@(posedge clka) wra_n = 0 ;
    		da = $random%2 ;
    
    		@(posedge clka) wra_n = 0 ;
    		da = $random%2 ;
    
    		@(posedge clka) wra_n = 0 ;
    		da = $random%2 ;
    
    		@(posedge clka) wra_n = 0 ;
    		da = $random%2 ;
    
    		@(posedge clka) wra_n = 1;
    
    	end
    always #5 clka = ~clka ; 
    always #10 clkb = ~clkb ; 
    
    
    chuan_bing my_chuan_bing (
    	.clka(clka) ,
    	.wra_n(wra_n),
    	.da(da) , 
    	.clkb(clkb) ,
    	.db(db) , 
    	.wrb(wrb),
    	.wra_n_reg1(wra_n_reg1), 
    	.wra_n_reg2(wra_n_reg2)
    );
    
    
    endmodule

    仿真结果:

    展开全文
  • 1 Verilog描述 module shift_p2s( input clk, input [7:0] din, input load, output reg q ); reg [7:0] tmp; always@(posedge clk)begin if(load == 1...

    1 Verilog描述

    module shift_p2s(
        input         clk,
        input [7:0]    din,
        input         load,
        output reg     q
    );
        reg [7:0] tmp;
        
        always@(posedge clk)begin
            if(load == 1'b1)
                tmp <= din;
            else begin
                q <= tmp[7];
                tmp <= {tmp[6:0],1'b0};
            end
        end

    endmodule

    2 RTL视图

    3 功能仿真

    展开全文
  • 它内建的CMOS位移寄存器与锁存功能,可以将串行的输入数据转换成平行输出数据格式。芯片的输入电压范围值为3.3伏特至5伏特,提供16个恒定电流源,可以在每个输出级提供 3-45mA 的恒定电流量以驱动 LED。  特点: ...
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  • 8 位串行输入输出或者并行输出移位寄存器 74HC595芯片 英文资料
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  • 并行串行 串行并行输出模块

    千次阅读 2018-12-28 17:50:02
    并行串行 串行并行输出模块 夏宇闻Verilog 第15章学习...两个模块ptosdaout16hi,将ptosda并转串模块的串行输出给out16hi串转并模块,输出对应的高位电平 代码如下 //************************并行数据转一种...

    并行转串行 串行转并行输出模块

    夏宇闻Verilog 第15章学习笔记

    • 通信协议:scl为高,sda由高跳变低,start;scl为高,sda由低跳变为高,stop;scl为低,sda数据位才能变化
    • 两个模块ptosda和out16hi,将ptosda并转串模块的串行输出给out16hi串转并模块,输出对应的高位电平

    代码如下

    //************************并行数据转一种特殊串行数据流********************************
    //模块名称:M1 转换模块
    //说明:data用scl和sda传输,sclk为输入时钟,data[3:0]数据流,ack为请求发送数据
    //**********************************************************************************
    
    module ptosda(rst_n,sclk,ack,scl,sda,data);
    
    input rst_n,sclk;
    input[3:0] data;
    output scl,sda,ack;
    
    reg scl,link_sda,ack,sda_buf;              //ack ask for new data
    reg[3:0] data_buf;
    reg[7:0] state;
    
    assign sda=link_sda?sda_buf:1'b0;             //link_sda控制sda_buf输出到串行总线上
    
    parameter Ready=8'b00000000,
              Start=8'b00000001,
    		   bit1=8'b00000010,
    		   bit2=8'b00000100,
               bit3=8'b00001000,
               bit4=8'b00010000,
               bit5=8'b00100000,
               Stop=8'b01000000,
               Idle=8'b10000000;
    
    always@(posedge sclk or negedge rst_n)begin      //sclk产生scl为sclk的2T
     if(!rst_n)begin
      scl<=1;
     end
     else begin
      scl<=~scl;
     end
    end
    
    always@(posedge ack)begin	   //请求新数据时存入并行主线的数据	   
     data_buf<=data;
    end
    //******************主状态机:产生控制信号,根据data_buf中的数据,按照协议产生串行信号
    always@(negedge sclk or negedge rst_n)begin
     if(!rst_n)begin
      link_sda<=0;          //sda_buf与sda串行总线断开 
      state<=Ready;
      sda_buf<=1;
      ack<=0;
     end
     else begin
      case(state)
       Ready:begin
              if(ack)begin            //并行数据已经到达
      		   link_sda<=1;
               state<=Start;		  
    		  end
    		  else begin
    		   link_sda<=0;
    		   state<=Ready;
    		   ack<=1;
    		   //sda_buf<=1;
    		  end
    		 end
       Start:begin
              if(scl && ack)begin       //产生sda开始的信号  (开始是scl为高,sda由高变低)
               sda_buf<=0;
    		   state<=bit1;
    		  end
    		  else state<=Start;
             end
    	bit1:begin
    	      if(!scl)begin
    		   sda_buf<=data_buf[3];
    		   state<=bit2;
    		  end
    		  else state<=bit1;
    		 end
        bit2:begin
    	      if(!scl)begin
    		   sda_buf<=data_buf[2];
    		   state<=bit3;
    		  end
    		  else state<=bit2;
    		 end
    	bit3:begin
    	      if(!scl)begin
    		   sda_buf<=data_buf[1];
    		   state<=bit4;
    		  end
    		  else state<=bit3;
    		 end
    	bit4:begin
    	      if(!scl)begin
    		   sda_buf<=data_buf[0];
    		   state<=bit5;
    		  end
    		  else state<=bit4;
    		 end
    	bit5:begin
    	      if(!scl)begin
    		   sda_buf<=0;             //为产生结束信号做准备,先把sda变低
    		   state<=Stop;
    		  end
    		  else state<=bit5;
    		 end
    	Stop:begin
    	      if(scl)begin
    		   sda_buf<=1;
    		   state<=Idle;
    		  end
    		  else state<=Stop;
    		 end
    	Idle:begin
    	      link_sda<=0;
    		  state<=Ready;
    		 end
    	default:begin
    	         link_sda<=0;
    			 sda_buf<=1;
    			 state<=Ready;
    			end
      endcase	
     end
    end
    
    endmodule
    
    //*******************************************//
    //模块功能:接收串行数据,按照数据值在相应位输出高电平
    //可综合
    //***************************************************
    
    module out16hi(scl,sda,outhigh);
    
    input scl,sda;           //串行数据输入
    output reg[3:0] outhigh;
    reg[5:0] mstate /*synthesis preserve*/;
    
    reg[3:0] pdata,pdatabuf;  //记录串行数据位时候,用寄存器和最终数据寄存器;
    reg Startflag,Endflag;
    
    always@(negedge sda)begin
     if(scl)begin
      Startflag<=1;
     end
     else if(Endflag)begin
      Startflag<=0; 
     end
    end
    
    always@(posedge sda)begin
     if(scl)begin
      Endflag<=1;
      pdatabuf<=pdata;          //把收到的四位数据存入寄存器
     end
     else Endflag<=0;
    end
    
    parameter Ready=6'b000000,
              sbit0=6'b000001,
    		  sbit1=6'b000010,
    		  sbit2=6'b000100,
    		  sbit3=6'b001000,
    		  sbit4=6'b010000;
    
    always@(pdatabuf)begin         //把收到的数据变为相应高电平
     case(pdatabuf)
      4'b0001: outhigh=16'b0000_0000_0000_0001;
      4'b0010: outhigh=16'b0000_0000_0000_0010;
      4'b0011: outhigh=16'b0000_0000_0000_0100;
      4'b0100: outhigh=16'b0000_0000_0000_1000;
      4'b0101: outhigh=16'b0000_0000_0001_0000;
      4'b0110: outhigh=16'b0000_0000_0010_0000;
      4'b0111: outhigh=16'b0000_0000_0100_0000;
      4'b1000: outhigh=16'b0000_0000_1000_0000;
      4'b1001: outhigh=16'b0000_0001_0000_0000;
      4'b1010: outhigh=16'b0000_0010_0000_0000;
      4'b1011: outhigh=16'b0000_0100_0000_0000;
      4'b1100: outhigh=16'b0000_1000_0000_0000;
      4'b1101: outhigh=16'b0001_0000_0000_0000;
      4'b1110: outhigh=16'b0010_0000_0000_0000;
      4'b1111: outhigh=16'b0100_0000_0000_0000;
      4'b0000: outhigh=16'b1000_0000_0000_0000;
     endcase
    end
    
    always@(posedge scl)begin            //检测到开始 之后每次scl正跳变接收数据
     if(Startflag)begin
        case(mstate)
    	  sbit0:begin
    	         mstate<=sbit1;
    			 pdata[3]<=sda;
    			 $display("i am in sdabit0");
    			end
    	  sbit1:begin
    	         mstate<=sbit2;
    			 pdata[2]<=sda;
    			 $display("i am in sdabit1");
    			end
    	  sbit2:begin
    	         mstate<=sbit3;
    			 pdata[1]<=sda;
    			 $display("i am in sdabit2");
    			end
    	  sbit3:begin
    	         mstate<=sbit4;
    			 pdata[0]<=sda;
    			 $display("i am in sdabit3");
    			end
    	  sbit4:begin
    	         mstate<=sbit0;
    			 $display("i am in sdastop");
    			end
          default: mstate<=sbit0; //6'bxx_xxxx;			
        endcase
     end
     else mstate<=sbit0;   
    end		
    
    endmodule  
    
    

    这里的状态机的Ready其实没有用到,不需要这个状态

    //**********************顶层************************
    //模块名称:顶层   文件名:top_bingxingzhuanchuanxing.v
    //对ptosda和out16hi联合测试,ptosda能否并转串,out16hi能否把串对应输出高
    
    `timescale 1ns/1ns
    
    
    module top_bingxingzhuanchuanxing(sclk,outhigh,rst_n,data,ack);
    
    input rst_n,sclk;
    input[3:0] data;
    output outhigh,ack;
    
    wire scl,sda;
    
    out16hi m1(.scl(scl),.sda(sda),.outhigh(outhigh));
    ptosda m2(.rst_n(rst_n),.sclk(sclk),.ack(ack),.scl(scl),.sda(sda),.data(data));
    
    endmodule
    
    

    通过quartus综合的RTL图

    测试信号,data输入2’b0000,每收到一个ack,data+1

    `timescale 1 ns/ 1 ns
    `define halfperiod 50
    module top_bingxingzhuanchuanxing_vlg_tst();
    
    reg [3:0] data;
    reg rst_n;
    reg sclk;
    // wires                                               
    wire ack;
    wire outhigh;
    
    // assign statements (if any)                          
    top_bingxingzhuanchuanxing i1 (
    // port map - connection between master ports and signals/registers   
    	.ack(ack),
    	.data(data),
    	.outhigh(outhigh),
    	.rst_n(rst_n),
    	.sclk(sclk)
    );
    initial                                                
    begin                                                  
    rst_n=0;
    #(`halfperiod*2) rst_n=1;                      
    end
    
    initial
    begin
    sclk=0;
    data=0;
    #(`halfperiod*1000) 
    $stop; 
    end                                                    
    
    always #(`halfperiod) sclk=~sclk;
    
    always@(posedge ack)                                                              
    begin                                                  
    #(`halfperiod/2) data=data+1;                                                                   
    end  
                                                      
    endmodule
    
    • 利用sclk产生scl,scl的周期为sclk的2倍
    • 利用link_sda控制串行总线的开关
    • 利用ack信号要求新的4位数据输入

    在这里插入图片描述

    • sclk下降沿控制主状态机state;
    • scl上升沿在start_flag为1控制mstate
    流程:当有ACK信号来临,data[3:0]存入data_buf,data_buf通过state由高位到低位写入sda_buf;sda_buf 在200ns开始 1600ns结束,以1400ns为一个周期传输的数据流:10_ _ _ _ 0111/10_ _ _ _ 第一个10产生start,第二个01产生stop;通过link_sda将sda_buf写入sda变为10_ _ _ _ 01;10产生startflag,01产生endflag,通过mstate将sda上_ _ _ _ 由高到低写入pdata[3:0],z在每个endflag出现将pdata[3:0]写入pdatabuf转为并行输出outhigh

    在这里插入图片描述

    现在只有一个问题,为什么我的outhigh[15:0]不能输出相应的16位?

    在这里插入图片描述

    !2019.1.1 解决了,top模块里没有准确定义端口 应该是output [15:0] outhigh

    在这里插入图片描述

    展开全文
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寄存器并行输出和串行输出