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  • 1)组合逻辑电路:输出只与当时的输入有关,如与门、非门、或门等各种门电路; 2)触发器:是一个具有记忆功能的、具有两个稳定状态(0或1)的信息存储器件,是构成多种时序逻辑电路的基本逻辑单元,由门电路组成,...
    1)组合逻辑电路:输出只与当时的输入有关,如与门、非门、或门等各种门电路;
    
    2)触发器:是一个具有记忆功能的、具有两个稳定状态(0或1)的信息存储器件,是构成多种时序逻辑电路的基本逻辑单元,由门电路组成,包含D触发器、JK触发器、RS触发器等;
    3)时序逻辑电路:输出不仅与当时的输入有关,还与电路原来的状态有关,可以理解包含触发器的电路称作时序逻辑电路;
    4)寄存器:寄存器是CPU内部用来存放数据的一些小型存储区域,基本单元是D触发器,用来暂时存放参与运算的数据和运算结果。其实寄存器就是一种常用的时序逻辑电路,但这种时序逻辑电路只包含存储电路。寄存器的存储电路是由锁存器或触发器构成的,因为一个锁存器或触发器能存储1位二进制数,所以由N个锁存器或触发器可以构成N位寄存器。寄存器是中央处理器内的组成部份。寄存器是有限存贮容量的高速存贮部件,它们可用来暂存指令、数据和位址。在中央处理器的控制部件中,包含的寄存器有指令寄存器(IR)和程序计数器(PC)。在中央处理器的算术及逻辑部件中,包含的寄存器有累加器(ACC)。
    5)存储器:是CPU外部用来存放数据的存储区域,基本单元为触发器,用来存储数据,分为RAM和ROM。
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  • 一、组合逻辑电路缺点 1)纯组合逻辑电路的缺点在哪? 纯组合电路容易产生毛刺,时序逻辑电路对于组合逻辑的毛刺具有容忍度,从而改善电路的时序特性 2)纯组合逻辑电路完成不了什么功能? 纯组合逻辑只能由当前...

    一、组合逻辑电路缺点

    1)纯组合逻辑电路的缺点在哪?

    纯组合电路容易产生毛刺,时序逻辑电路对于组合逻辑的毛刺具有容忍度,从而改善电路的时序特性

    2)纯组合逻辑电路完成不了什么功能?

    纯组合逻辑只能由当前输入决定当前输出,而不能实现带反馈的逻辑(纯组合电路,奇数个反相器串联闭环振荡器)。

    带反馈的逻辑,必须要通过寄存器把输出暂存起来,再由时钟沿去控制数据的反馈更新,这样电路才有意义。
     

    二、同步时序逻辑电路

              1)组合逻辑电路:

            在组合逻辑中当各路信号的路径长度不一样时那么组合逻辑的输出就会出现毛刺。如下图所示。F0和F1到达最后一个或门的路径长度不一样,那么在F端就会出现毛刺。

    å¾çæ¥èªä¹¦ç±ãVerilog HDLé«çº§æ°å­è®¾è®¡ã

           毛刺信号如下图影印部分所示,由于C经过一个非门才到达下面的与门,故F1相对于F0有延迟,那么在F端就会造成毛刺,这个毛刺就是有短暂的时间输出为0。

    å¾çæ¥èªä¹¦ç±ãVerilog HDLé«çº§æ°å­è®¾è®¡ã

            2)时序逻辑电路

            时序逻辑电路对于组合逻辑的毛刺具有容忍度,从而改善电路的时序特性。同时电路的更新由时钟控制

           但是利用时序电路,数据A,B,C的触发是在时钟沿,输出信号F也是在时钟沿去采,而这个时钟沿到来的时间是在F输出稳定之后,故对电路的毛刺具有容忍度。如下图,可以看到最后寄存器的输出O就不存在毛刺。

            这个特性使得在时序逻辑电路里面,电路的输出被采集到寄存器里面,并送往下一级电路的时候都是确定的而且是准确的,从而整体电路都是随着时钟沿在更新。

    三、组合逻辑电路

           纯组合逻辑只能由当前输入决定当前输出,而不能实现带反馈的逻辑,如下图所示,这样的话,你的电路就会陷入死循环而无法使用 。

           1)如果我们用如下的纯组合逻辑的方式描述就会出问题。

        2)这种带反馈的逻辑,必须要通过寄存器把输出暂存起来,再由时钟沿去控制数据的反馈更新,这样电路才有意义。

     

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  • 组合逻辑电路&时序逻辑电路

    千次阅读 2019-06-19 19:23:39
    逻辑电路根据是否包含记忆元件,分为组合逻辑电路和时序逻辑电路。组合逻辑电路不包含记忆元件,某时间点的输出(逻辑函数值)仅取决于当时的输入。含有记忆元件的逻辑电路被称为时序逻辑电路。在组合逻辑电路中,...

    逻辑电路根据是否包含记忆元件,分为组合逻辑电路和时序逻辑电路。组合逻辑电路不包含记忆元件,某时间点的输出(逻辑函数值)仅取决于当时的输入。含有记忆元件的逻辑电路被称为时序逻辑电路。在组合逻辑电路中,当前的输出只取决于当前的输入。而在时序逻辑电路中,只知道当前的输入并不足以确定当前的输出。也就是说,时序逻辑电路是一种过去的电路状态也会对输出产生影响的逻辑电路。

    时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路两种。同步时序逻辑电路中,输入和内部状态的变化由时钟信号控制同步进行,而异步时序逻辑电路则不需要时钟信号。FPGA电路设计一般使用同步时序逻辑电路。

     

    https://blog.csdn.net/HEN_MAN/article/details/6923155

    逻辑电路:

    以二进制为原理、实现数字信号逻辑运算和操作的电路。分组合逻辑电路时序逻辑电路。前者的逻辑功能与时间无关,即不具记忆和存储功能,后者的操作按时间程序进行。由于只分高、低电平,抗干扰力强,精度和保密性佳。广泛应用于计算机、数字控制、通信、自动化和仪表等方面。 最基本的有与电路 或电路 和非电路。简单的逻辑电路通常是由门电路构成,也可以用三极管来制作,比如,一个NPN三极管的集电极和另一个NPN三极管的发射极连接,这就可以看作是一个简单的与门电路,即:当两个三极管的基极都接高电平的时候,电路导通,而只要有一个不接高电平,电路就不导通……

    组合逻辑电路:

    组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关。组合逻辑电路可以有若个输入变量和若干个输出变量,其每个输出变量是其输入的逻辑函数,其每个时刻的输出变量的状态仅与当时的输入变量的状态有关,与本输出的原来状态及输入的原状态无关,也就是输入状态的变化立即反映在输出状态的变化。组合逻辑电路没有记忆功能。

    在VHDL编程设计中,程序一般分为时序逻辑(Sync_process)和组合逻辑(Async_process)两部分。时序逻辑是具有记忆功能的,在时序部分的赋值会产生寄存器以供后续逻辑使用。但是,在组合逻辑部分,应该只产生控制信号,在该控制信号的控制下,在时序部分赋值产生寄存器。如果在组合逻辑部分进行了下面类似的运算:

    when st1 =>

    a <= *&^&^&;

    NextState <= st2;

    when st2 =>

    b <= *&%&*;

    NextState <= st3;

    when st3 =>

    c <= a+b;

     

    那么,在仿真中虽然能看到c确实被赋值为a+b,但是,烧板子之后,c的值仍旧为0。这是因为\在组合逻辑中,一个signal又被放在等式左边又被放在等式右边,会产生memory,但是,其实组合逻辑是无记忆性的,是不允许产生memory的,所以没有寄存器(只在时序部分clk控制下产生)生成,a和b的生命周期只有在各自被赋值的状态中有效,跳出该状态之后,该信号就被重新置0。所以,正确的做法是在组合逻辑部分发送控制信号,enable时序部分的计算与赋值。

    时序逻辑电路:

    时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号,而且还取决于电路原来的状态,或者说,还与以前的输入有关。时序电路具有记忆功能。

    同步时序电路:时序逻辑电路可以分为同步时序电路和异步时序电路两大类。其中同步时序电路是指各触发器的时钟端全部连接在一起,并接系统时钟端;只有当时钟脉冲到来时,电路的状态才能改变;改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入x有无变化;状态表中的每个状态都是稳定的.

    异步时序电路:

    时序逻辑电路可以分为同步时序电路和异步时序电路两大类。其中异步时序电路是指电路中除以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件;电路中没有统一的时钟;电路状态的改变由外部输入的变化直接引起.可将异步时序逻辑电路分为脉冲异步时序电路和电平异步时序电路.

    同步时序逻辑设计中整个电路可看做由组合逻辑和寄存器相间隔而成。

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  • 组合逻辑电路与时序逻辑电路

    千次阅读 2018-08-26 14:49:57
    组合逻辑电路:输出只是当前输入逻辑电平的函数(有延时),与电路的原始状态无关的逻辑电路。当输入信号中的任意一个发生改变时,输出都有可能变化,但与目前所处的状态没有任何关系(即逻辑电路无记忆部件)。 ...

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    组合逻辑电路:输出只是当前输入逻辑电平的函数(有延时),与电路的原始状态无关的逻辑电路。当输入信号中的任意一个发生改变时,输出都有可能变化,但与目前所处的状态没有任何关系(即逻辑电路无记忆部件)。

    时序逻辑电路:输出不只是当前输入的逻辑电平的函数,还与目前电路所处的状态有关的逻辑电路(即逻辑电路有记忆部件)。

     

    组合逻辑电路实现方法:

    1. 组合逻辑语句可以用 assign 语句实现

              assign c=a+b; //加法器

              assign c= ena ? a : b; //数据选择器

          2. 复杂的组合逻辑最好用 always 块实现:

    由于在 always 块中可以使用 if、 case 等语句,所以对于复杂的组合逻辑,使用 always语句描述显得层次更加清楚,可读性更强。

     

    时序逻辑电路的结构特点:


    1)时序逻辑电路通常包含组合电路存储电路两部分,存储电路(触发器)是必不可少的;
    2)存储器的输出状态必须反馈到组合电路的输入端,与外部输入信号共同决定组合逻辑电路的输出。

     

    时序逻辑电路的分类:


    1)按逻辑功能划分有: 计数器、寄存器、移位寄存器、读/写存储器、顺序脉冲发生器等。
    2)根据储存电路中触发器的动作特点不同分为: 同步时序电路异步时序电路。 在同步时序电路中,所有触发器状态的变化都是在同一时钟信号操作下同时发生的。在异步时序电路中,触发器状态的变化不是同时发生的。
    3)根据输出信号的特点分为: 米利(Mealy)型穆尔(Moore)型。 在米利型电路中,输出信号不仅取决于存储电路的状态,而且还取决于输入变量。在穆尔型电路中,输出信号仅仅取决于存储电路的状态。穆尔型电路只是米利型电路的一种特例。

     

    always & assign:  

    同一Verilog模块中所有过程块(如initial/always)、连续赋值语句、实例引用语句都是并行的,前后次序没有关系。

    只有连续赋值语句(assign)和实例引用语句可以独立于过程块而存在于模块的功能定义部分。

    always块内部的语句顺序执行,always块称为过程块,always块中的语句称为顺序语句。

    在 always 块中,被赋值的信号都必须定义为 reg 型,这是由时序逻辑电路的特点所决定的。对于 reg 型数据,如果未对它进行赋值,仿真工具会认为它是不定态。为了能正确地观察到仿真结果,在可综合风格的模块中我们通常定义一个复位信号 reset,当 reset 为低电平时,对电路中的寄存器进行复位。

    在 always 块中,阻塞赋值可以理解为赋值语句是顺序执行的,而非阻塞赋值可以理解为赋值语句是并发执行的。实际的时序逻辑设计中,一般的情况下非阻塞赋值语句被更多地使用,有时为了在同一周期实现相互关联的操作,也使用了阻塞赋值语句。(注意:在实现组合逻辑的 assign 结构中,无一例外地都必须采用阻塞赋值语句。)

    仅使用 assign 结构来实现组合逻辑电路,在设计中会发现很多地方会显得冗长且效率低下。而适当地采用 always 来设计组合逻辑,往往会更具实效。

    同一组合逻辑电路分别用 always 块和连续赋值语句 assign 描述时,代码的形式大相径庭,但是在 always 中适当运用 default(在 case 结构中)和 else(在 if…else 结构中),通常可以综合为纯组合逻辑,尽管被赋值的变量一定要定义为 reg 型。不过,如果不使用default 或 else 对缺省项进行说明,则易生成意想不到的锁存器,这一点一定要加以注意。

     

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  • 组合逻辑电路和时序逻辑电路区别

    千次阅读 2019-11-01 10:58:49
    组合逻辑电路 时序逻辑电路(状态机)(同步) 输入输出关系 任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关 不仅仅取决于当前的输入信号,而且还取决...
  • 组合逻辑电路和时序逻辑电路

    千次阅读 2014-08-14 19:55:14
    组合逻辑电路可以有若个输入变量和若干个输出变量,其每个输出变量是其输入的逻辑函数,其每个时刻的输出变量的状态仅与当时的输入变量的状态有关,与本输出的原来状态及输入的原状态无关,也就是输入状态的变化立即...
  • 组合逻辑电路 时序逻辑电路(状态机)(同步) 输入输出关系 任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关 不仅仅取决于当前的输入信号,而且还取决于电路原来的状态,或者...
  • 8、组合逻辑电路设计描述及优化

    千次阅读 2019-11-10 15:23:32
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