在数字电路系统工作过程中，把正在处理的二进制数据或代码暂时存储起来的操作叫做寄存，寄存器电路就是实现寄存功能的电路，是数字逻辑电路的基础模块。[1]
 
中文名
 
寄存器电路
 
外文名
 
register circuit
 
拼    音
 
jì cún qì diàn lù定    义
 
实现寄存功能的电路
 
属    性
 
数字逻辑电路的基础模块
 
应用学科
 
计算机
 
寄存器电路概述
 
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语音
 
任何现代的数字电路系统，特别是一些大型的数字处理系统，往往不可能一次性地把所有的数据都处理好，因此在处理的过程中都必须把需要处理的某些数据、代码先寄存起来，以便在需要的时候随时取用。
 
在数字电路系统工作过程中，把正在处理的二进制数据或代码暂时存储起来的操作叫做寄存，实现寄存功能的电路称为寄存器。寄存器是一种最基本的时序逻辑电路，在各种数字电路系统中几乎是无所不在，使用非常广泛。常用的集成电路寄存器按能够寄存数据的位数来命名，如4位寄存器、8位寄存器、16位寄存器等。
 
寄存器按它具备的功能可分为两大类：数码寄存器和移位寄存器。若按照寄存器内部组成电路所使用的晶体管不同种类来区分，可以分成如晶体管一晶体管逻辑(TTL)、互补场效应晶体管逻辑(CMOS)等许多种类，目前使用最多的就是TTL寄存器和CMOS寄存器，它们都是中、小规模的集成电路器件。[1]
 

 
图1寄存器电路是数字逻辑电路的基础模块。寄存器用于寄存一组二值代码，它被广泛地用于各类数字系统和数字计算机中。由于一个触发器能够存储一位二值代码，所以用N个触发器能够存储N位二值代码。对于寄存器中的触发器，只要求它们具有置高电平1、置低电平0的功能就可以了，因此，无论是用同步R-S结构触发器，还是用主从结构或边沿触发结构的触发器，都可以组成寄存器电路。
 
在计算机 CPU 中，为配合全加器的算术运算， N 个触发器串联可组成移位寄存器。例如，由四位D触发器组成的向有数据移位的移位寄存器以及移位波形图如图1所示。[2]
 
寄存器电路基本寄存器电路
 
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寄存器电路定义
 

 
图2基本寄存器是由触发器组成的，一个触发器就是一个寄存器，它可以储存一位二进制数码。需要存储四位二进制数码时，只要把四个触发器并联起来，就可以组成一个四位二进制寄存器，它能接受和存储四位二进制数码。图2是由4个D触发器构成的基本寄存器逻辑电路，每个触发器的cP端并联起来作为控制端。需要存储的数码加到触发器的D输入端。四个触发器的CP端接在一起，成为寄存器的控制端，需要存储的数码加到触发器的D输入端。
 
寄存器电路特点
 
根据D触发器的性质，上述的寄存器有以下基本特点。
 
(1)CP=0
 
当CP=0时，触发器保持原状态不变，即：。
 
(2)CP=1
 
当CP=1(上升沿)时，触发器的状态为D输入端的状态，即：。
 
由此可见，D触发器只在CP=1(上升沿)时，才会接收和存储数码。
 
另外，由于4个触发器的端也并联在一起。因此，如果在瓦D端加上负脉冲，就可将全部触发器均置为0态，通常将这一过程称为清零，也叫置0端。
 
寄存器电路工作原理
 
如果要存储二进制数1001，它们被分别加到触发器的D输入端。当时钟脉冲CP到来时，由于D触发器的特性是在CP=1时，，所以在CP脉冲的上升沿时，4个触发器的状态从高位到低位被分别置为1001，只要不出现清零脉冲或新的接收脉冲和数码，寄存器将一直保持这个状态不变，即输入的二进制码1001被存储在该寄存器中。 如果想从寄存器中取出1001数码，则只要从寄存器的各个Q输出端就可以获得。[3]
 
寄存器电路移动寄存器电路
 
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寄存器电路定义
 
移位寄存器电路和锁存器电路一样，都是暂时存放数据的部件。数字电路中常要进行加减乘除运算，加法和减法运算通常是用加法器和减法器来完成，而乘除运算则是用移位以后再加减的方法完成的。数字信号在传送时，将数码一位一位按顺序传送的方式叫串行传送，将几位数码同时传送的叫并行传送。因此，对于寄存器电路除要求它能接收、存储和传送数码外，有时还要求它把数码进行移位，这种寄存器电路被称为移位寄存器电路。
 
寄存器电路适用场合
 
移位寄存器是数字系统中的一个重要部件，应用很广泛。例如在串行运算中，需要用移位寄存器把二进制的数据—位一位依次送入，再用全加器进行运算。运算的结果又一位一位依次存入移位寄存器中。在有些数字装置中，要将并行传送的数据转换成串行传送，或者将串行传送的数据转换成并行传送，要完成这些转换也霈要使用移位寄存器。
 
寄存器电路电路特征
 
从逻辑结构上看，移位寄存器电路有以下2个显著特征。
 
(1)由相同寄存单元组成
 
移位寄存器是由相同的寄存单元组成的。一般来说，寄存单元的个数就是移位寄存器的位数。为了完成不同的移位功能，每个寄存单元的输出与其相邻的下一个寄存单元输入之间的连接方式也不同。
 
(2)公用时钟
 
所有寄存单元公用一个时钟，在公共时钟作用下，各个寄存单元的工作是同步的。每输入一个时钟脉冲，7寄存器的数据就顺序伺左或向右移动一位。寄存单元一般是主从结构的触发器。
 
寄存器电路移位寄存器类型
 
CMOS移位寄存器属子中规模集成电路，通常可按数据传输方式的不同进行分类，从数据输入方式看，移位寄存器有串行输入和并行输入之分。串行输入就是在时钟脉冲作用下，把要输入的数据从一个输入端依次一位一位地送入寄存器。并行输入就是把要输入的数据从几个输入端同时送入寄存器。
 
在CMOS移位寄存器中，有的品种只具有1种输入方式，例如只具有串行输入方式，但也有些品种同时兼有并行和串行2种方式。串行输入的数据加到第一个寄存单元的输入端，在时钟脉冲的作用下输入；数据传送速度较慢。并行输入的数据一般由寄存单元的R、S端送入，传送速度较快。[3]
 
寄存器电路寄存器电路建模
 
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寄存器和组合逻辑是数字逻辑电路的两大基本要素。寄存器一般和同步时序逻辑关联，其特点为仅当时钟的沿(上升沿或下降沿)到达时，才有可能发生输出的改变。根据实现目标不同，寄存器的建模结构略有不同，需要注意如下要点：
 
①寄存器信号声明：寄存器定义是reg型。但是请注意，这个命题的反命题不一定成立。某些信号虽然被定义为reg型，但是最终综合实现结果并不是寄存器，如“cnt—out—plus”虽然被指定为reg型，但是实现时是纯组合逻辑。只有定义为reg型，且always的敏感表为posedge或negedge沿敏感操作时，该信号才是寄存器。
 
②时钟输入：在每个时钟的正沿或负沿对数据进行处理。数据的正沿或负沿起作用，是在always的敏感表中通过posedge和negedge指定的。
 
③异步复位/置位：绝大多数目标器件的寄存器模型都包含异步复位/置位端。异步复位/置位是指无论时钟沿是否有效，当复位/置位信号有效沿到达时，复位/置位立即发挥功能。指定异步复位/置位时，只需在always的敏感表中加入复位/置位信号的有效沿即可。下例描述的异步复位电路是最常用的寄存器复位形式之一。
 
④同步复位/置位：任何寄存器都可实现同步复位/置位功能。指定同步复位/置位时，always的敏感表中仅有时钟沿信号，当同步复位/置位信号变化时，同步复位/置位并不立即发生，仅仅当时钟沿采到同步复位/置位的有效电平时，才会在时钟沿到达时刻进行复位/置位操作。
 
⑤同时使用时钟上升和下降沿的问题：有时因为数据采样或调整数据相位等需求，设计者会在一个always的敏感表中同时使用时钟的posedge和negedge，或者在两个always的敏感表中分别使用时钟的posedge和negedge对某些寄存器电路操作。在这两种描述下，当时钟上沿或下沿到达时，该寄存器电路都会做相应的操作。这个双沿电路往往可以等同于使用了原时钟的倍频时钟的单沿操作电路。对于实现在PLD的设计而言，同时使用时钟的上、下沿往往是不推荐的，因为PLD内嵌的PLL/DLL和一些时钟电路往往只能对时钟的一个沿保证非常好的指标，而另一个沿的抖动、偏斜、斜率等指标不见得非常优化，有时同时使用时钟的正负沿会因时钟的抖动、偏斜、占空比、斜率等问题造成一定的性能恶化。因此推荐的做法是：将原时钟通过PLL/DLL倍频，然后使用倍频时钟的单沿(如上升沿)进行操作。但是电路设计不可一概而论，如果必须使用时钟的双沿对同一个寄存器操作时，请设计者明确此时相当于使用了倍频时钟。[4]
 
词条图册
 
更多图册
 
参考资料
 
1.
 
穆克．电子电路识读一本通：化学工业出版社，2011-03：120
 
2.
 
孙一林．微型机系统与接口技术：清华大学出版社，2015-09：18
 
3.
 
孙余凯．电子电路分析与实践：人民邮电出版社，2010-08
 
4.
 
EDA先锋工作室．轻松成为设计高手：VERILOG HDL实用精解：北京航空航天大学出版社，2012-06

 
寄存器电路的Verilog描述方式
 
一、最基本的寄存器
二、异步复位寄存器
三、异步置位寄存器
四、既有异步复位又有异步置位
五、同步使能寄存器


 寄存器是时序逻辑设计的核心。因此，掌握寄存器模型的代码描述是非常重要的。
 
一、最基本的寄存器
 
功能：在clk时钟信号的上升沿，输入端数据din被锁存到输出端dout。
 

 Verilog代码：
 
moudle dff(clk,din,dout)
  input clk;
  input din;
  output dout;
  reg dout;
  always@(posedge clk)
  begin
    dout<=din;
  end
endmodule
 
二、异步复位寄存器
 
功能：每个时钟信号clk的上升沿，输入端数据din被锁存到输出端dout，而异步复位信号clr的下降沿（低电平有效）可以使得输出数据dout为0，并且一直保持clr拉高后的下一个clk上升沿来临。
 
 Verilog代码
 
module dff1(clk,rst_n,din,dout)
  input clk;
  input rst_n;
  input din;
  output dout;
  reg dout;
  always@(posedge clk or negedge rst_n)
  begin
    if(!rst_n) dout<=1'b0;
    else dout<=din;
  end
endmodule
 
三、异步置位寄存器
 
功能：每个时钟信号clk的上升沿，输入端数据din被锁存到输出端dout，而异步置位信号set的上升沿（高电平有效）可以使得输出数据dout为1，并且一直保持set拉低后的下一个clk上升沿来临。
 
 Verilog代码
 
module dff2(clk,set,din,dout)
  input clk;
  input set;
  input din;
  output dout;
  reg dout;
  always@(posedge clk or posedge set)
  begin
    if(set) dout<=1'b1;
    else dout<=din;
  end
endmodule
 
四、既有异步复位又有异步置位
 
功能：如果set和clr都无效，那么寄存器输出等于输入；如果set有效而clr无效，dout为1；如果set无效而clr有效，则dou为0。但是，如果set和clr同时有效的时候，输出需要设置优先级。因此，重点在于优先级的表达方式（这里令异步复位优先级高一些）。
 
 Verilog代码
 
module dff3(clk,rst_n,set,din,dout)
  input clk;
  input din;
  input rst_n;
  input set;
  output dout;
  reg dout;
  always@(posedge clk or negedge rst_n or posedge set)
  begin
    if(!rst_n) dout<=1'b0;
    else if(set) dout<=1'b1;
    else dout<=din;
  end
endmodule
 
五、同步使能寄存器
 
功能：在每个时钟clk的上升沿，判断使能信号ena是否有效（这里为高电平有效），如果使能信号有效，dout才能输出din的值。
 
 Verilog代码
 
module dff4(clk,ena,din,dout)
  input clk;
  input din;
  input ena;
  output dout;
  reg dout;
  always@(posedge clk)
  begin
    if(ena) dout<=din;
  end
endmodule

 
寄存器：用以存放二进制代码的电路，下图为由维特阻塞D触发器组成的4位数码寄存器：
 
 
 
 
逻辑功能分析：
 
 
1.异步端CR置0时，输出置0；
 
 
2.同步并行置数：D0~D3为4个输入代码，当CP上升沿到达时，D0~D3被同时并行置入。
 
 
3.在置数端为1，CP端为0时，保持不变。
 
 
2.移位寄存器：具有存放数码和使数码逐位右移或左移的电路称为移位寄存器。
 
 
 
 
移位寄存器按照不同的分类方法可以分为不同的类型。 如果按照移位寄存器的移位方向来进行分类， 可以分为左移移位寄存器、移位寄存器和双向移位寄存器等；如果按照工作方式来分类，可以分为串入/串出移位寄存器、串入/并出移位寄存器和并入/串出移位寄存器等。
 
 
以下为异步清零的4位并入串出移位寄存器（输入为并行数据，输出为串行数据）
 
 

  
module reg_bc(clk,clr,din,dout);
input clk,clr; // 输入时钟端，清零端（高电平有效）
input[3:0] din; // 数据输入端
output dout; // 数据输出端
reg[1:0] cnt; 
reg[3:0] q;
reg dout;
always@(posedge clk)  // 时钟上升沿触发
begin
cnt<=cnt+1;  //cnt  自加 1
if(clr)  // 判断清零信号是否有效
begin
q<=4'b0000; //q 置 置 0
end
else
begin
if(cnt>0) // 判断 cnt  是否大于 0
begin
q[3:1]<=q[2:0];  //q  中的值向左移 1  位
end
else if(cnt==2'b00) // 判断 cnt  是否为 0
begin
q<=din; //把 把 din  的值赋予 q
end
dout<=q[3];  //把 把 q  的最高位输出
end
end
 
 
 

 
转载于:https://www.cnblogs.com/Fun-with-FPGA/p/4711687.html

目录
 
寄存器的功能：
 
基本构成：
 
寄存器分类
 
移位寄存器
 
移位寄存器按功能分类
 
四位双向位移寄存器74194
 
移位寄存器的具体应用
 
1、环形计数器
 
2、扭环形计数器
 
3、一般位移型计数器
 
4、偶、奇数分频器（计数器）
 
5、序列码检测电路
 
（1）可重叠序列检测
 
（2）不可重叠序列检测
 
6、信号发生器
 
（1）反馈移位型序列信号发生器
 
（2）计数型序列码发生器
 
（*）序列码发生器两种方法比较
 

寄存器的功能：
 
暂时存放计算机的数据或者指令。
 
基本构成：
 
D触发器
 
 
 
 
 
 
 
 
 
 
 
 
 
0
 
 
时钟上升沿
 
 
0
 
 
1
 
 
1
 
 
时钟上升沿
 
 
1
 
 
0
 
 
X
 
 
0
 
 
 
 
 
 
X
 
 
1
 
 
 
 
 
 
寄存器分类
 
1、由多个(边沿触发)D触发器组成的触发型集成寄存器。
 
2、由带使能端(电位控制式)D触发器构成的锁存型集成寄存器。
 
 
6D寄存器和8D寄存器在本质上和4D寄存器没有差别，只是使用了更多的寄存器集成成为集成寄存器。
 
移位寄存器
 
所谓“移位”，就是将寄存器所存各位数据，在每个移 位脉冲的作用下，向左或向右移动一位。
 
 
移位寄存器按功能分类
 
1、按移位方向：有左移位寄存器、 右移位寄存器和双向 移位寄存器
 
2、按输入方式：可分串行输入、并行输入
 
3、按输出方式：可分串行输出、并行输出
 
四位双向位移寄存器74194
 
 
 
D0～D3
 
 
：并行数码输入端
 
 
CLR
 
 
：异步清0端，低电平有效
 
 
SR、SL
 
 
：右移、左移串行数码输入端
 
 
S1、S0
 
 
：工作方式控制端。
 
 
（S1左移,S2右移)
 
移位寄存器的具体应用
 
1、环形计数器
 
 
 
 
2、扭环形计数器
 
 
 
3、一般位移型计数器
 
当选择右移位寄存器的时候
 
 
4、偶、奇数分频器（计数器）
 
扭环计数器输出波形的频率比时钟频率降低了2n倍，所以 它可以用作偶数分频器。如果将反馈输入方程改为 ，则可以构成奇数分频器，其模值为 M=2n-1。 下图是用 74LS194 构成的 7 分频电路。
 
 
5、序列码检测电路
 
（1）可重叠序列检测
 
（2）不可重叠序列检测
 
 
序列X：
 
 
0 1 1 0 1 1 0 1 0 1 0 1 1 0 1 0
 
 
需要检查的序列码：
 
 
1 1 0 1
 
 
6、信号发生器
 
（1）反馈移位型序列信号发生器
 
 
 
 
 
 
（2）计数型序列码发生器
 
 
 
（*）序列码发生器两种方法比较
 
 
移位型:
 
 
①根据序列信号长度M，确定 移存器位数n。
 
②确定移存器的M个独立状态。
 
③根据M个状态列出移存器的 态序表和反馈函数表，求出反馈函数SR(SL) 。
 
④检查自启动性能。
 
设计过程较复杂，只能产生一 个序列
 
 
计数器型:
 
 
①根据序列信号长度M，设计模M计数器，状态自定;
 
②按计数器的状态转移关系和序列码的要求设计组合输出电路;
 
设计过程简单，可同时产生多个序列。