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  • 扭环形计数器具有8个有效...进一步提高移位寄存器构建的计数器的有效状态数,可采用线性反馈移位寄存器计数器(Linear Feedback Shift-Register Counters LFSR)。 验证波形如下图所示 解决不能自校正的问题 ...
    • 扭环形计数器具有8个有效状态,仍然有8个无效状态。进一步提高移位寄存器构建的计数器的有效状态数,可采用线性反馈移位寄存器计数器(Linear Feedback Shift-Register Counters LFSR)。
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    • 验证波形如下图所示
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    • 解决不能自校正的问题

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  • 一个非常简单的实验,使用移位寄存器和PWM在4位7段显示器上循环显示LED。 硬件组件: Arduino UNO和Genuino UNO× 1 面包板(通用)× 1 德州仪器移位寄存器 - 串行到并行× 1 4位7段通用阳极显示× 1 电阻220欧姆× ...
  • 寄存器计数器描述,Verilog HDL,Vivado仿真。
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    程序存储器(program storage):

    在计算机主存储器中专门用来存放程序,子程序的一个区域。

    指令寄存器(IR):用来保存当前正在执行的一条指令。当执行一条指令时,先把它从内存取到数据寄存器(DR)中,然后再传送至IR。指令划分为操作码和地址码字段,由二进制数字组成。为了执行任何给定的指令,必须对操作码进行测试,以便识别所要求的操作。指令译码器就是做这项工作的。指令寄存器中操作码字段的输出就是指令译码器的输入。操作码一经译码后,即可向操作控制器发出具体操作的特定信号。

    程序计数器(PC):为了保证程序(在操作系统中理解为进程)能够连续地执行下去,CPU必须具有某些手段来确定下一条指令的地址。而程序计数器正是起到这种作用,所以通常又称为指令计数器。在程序开始执行前,必须将它的起始地址,即程序的一条指令所在的内存单元地址送入PC,因此程序计数器(PC)的内容即是从内存提取的第一条指令的地址。当执行指令时,CPU将自动修改PC的内容,即每执行一条指令PC增加一个量,这个量等于指令所含的字节数,以便使其保持的总是将要执行的下一条指令的地址。由于大多数指令都是按顺序来执行的,所以修改的过程通常只是简单的对PC加1。当程序转移时,转移指令执行的最终结果就是要改变PC的值,此PC值就是转去的地址,以此实现转移。有些机器中也称PC为指令指针IP(Instruction Pointer)。

    地址寄存器:用来保存当前CPU所访问的内存单元的地址。由于在内存和CPU之间存在着操作速度上的差别,所以必须使用地址寄存器来保持地址信息,直到内存的读/写操作完成为止 。当CPU和内存进行信息交换,即CPU向内存存/取数据时,或者CPU从内存中读出指令时,都要使用地址寄存器和数据缓冲寄存器。同样,如果我们把外围设备的设备地址作为像内存的地址单元那样来看待,那么,当CPU和外围设备交换信息时,我们同样使用地址寄存器和数据缓冲寄存器。


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  • 分析了移位寄存器计数器工作时的状态转换过程,提出了移位寄存器计数器的设计可在保持右移移位寄存器内部结构不变的基础上,只求解第1位触发器激励函数的设计方法.分析了触发器次态函数与激励函数的关系,提出了在...
  • 一、RS锁存器解析 1.1 由两个或非门组成的如下图所示RS锁存器 ...如上图所示由四个D触发器组合的移位寄存器,数据输入端D在时钟输入端clk的驱动下,每一个时钟脉冲数据依次向右移动。      

    一、RS锁存器解析

    1.1 由两个或非门组成的如下图所示RS锁存器

       

    SD 、RD 分别作为锁存器的输入端,Q'、Q为锁存器输出端。

    我们在这里可以将输入端SD当作SET,即置位;将RD当作RESET,即复位。这也便是RS的锁存器名为RS锁存器的原由。

    真值表
    输入 输出

    SD

    RD Q' Q
    0 0 X X
    0 1 1 0
    1 0 0 1
    1 1 0 0

     

     

     

     

     

     

     

    通过真值表我们不难发现

    • 当锁存器输入端SD、RD 同时为0时,Q'、Q输出为X;
    • 当SD=0、RD=1 输出端Q=0,即复位有效;
    • 当SD=1、RD=0 输出端Q=1,即置位有效;
    • 当SD=1,RD=1 虽然Q=0,但是Q`=0,(事实上Q是不可能等于Q'的)这种情况实际是不存在的;而且输入端SD与RD同时等于1,这也是存在矛盾的,因为不可能让一个电路即复位又同时置位。

    接下来我通过状态图来帮助大家理解RS锁存器到底是怎样实现所存的。

    如上图所示,灰色圆圈内0,1分别代表Q的值。

    • 当Q=0时,只有SD=1、RD=0,Q的值才会改变为1,其他情况均保持不变(即锁存);
    • 当Q=1时,只有SD=0,RD=1,Q的值才会改变为0,其他情况均保持不变(即锁定)。

    1.2 由与非门组成的RS锁存器

    如上图所示RD'和SD'是电路的输入端,Q'与Q是电路的输出端。同样我们可以通过电路得到真值表。

    输入 输出
    RD' SD' Q' Q
    0 0 1 1
    0 1 1 0
    1 0 0 1
    1 1 x x

     

     

     

     

     

     

     

    通过真值表我们不难发现,由与非门组成的RS锁存器逻辑功能和或非门一致,只不过与非门组成的电路输入为负逻辑,即(输入0“有效”,1“无效”)。

    1.3 D锁存器

    如上图所示,C、D为电路的输入端,Q'和Q为电路的输出端,同样我们可以得到真值表。

    输入 中间信号 输出
    C D RD' SD' Q' Q
    0 0 1 1 x x
    0 1 1 1 x x
    1 0 0 1 1 0
    1 1 1 0 0 1

     

     

     

     

     

     

     

    通过真值表总结如下:

    当C=0,无论D取何值,中间信号RD'和SD'的值确定,Q的值未知

    当C=1,Q=D

    由此我们可以将输入端C当作电路的“使能”端。下面由电路的波形图加以说明:

    在T0-T1和T4-T6时间段C=0,Q值保持次态实现锁存。

    实际D锁存器还存在一种特殊情况——“空翻”。

    如上图所示,C=1时,输入端D发生多次翻转,Q也随之发生多次翻转,因此将Q的多次翻转称为空翻,这种情况是无利的。在实际应用时需要避免,同时因此才诞生触发器。

    二、D触发器

    2.1 D触发器

    如上图所示将左侧图的电路用右侧图的符号代替。

     

    如上图所示由两个D锁存器组成的主从D触发器,其中D、CLK是电路的输入,Q'和Q是输出。

    如上图所示是D触发器的波形图,此时我们发现输入端D,输出端Q2则是通过CLK的上升沿来触发改变的。这也是触发器与锁存器最大的区别。同时这也是时序电路的雏形。

    三、寄存器

    如上图所示,由四个D触发器组成的四位宽寄存器。(在时钟端clk的驱动下,输入端D0-D3输入的数据被寄存器到输出端Q0-Q3)。

    四、移位寄存器

    如上图所示由四个D触发器组合的移位寄存器,数据输入端D在时钟输入端clk的驱动下,每一个时钟脉冲数据依次向右移动。

     

     

     

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  • 并行输入寄存器工作原理:由四个D触发器构成四位数码寄存器。 R端到来一个低电平,S端悬空高电平,D寄存器清零,随后R端保持高电平。 CP上升沿到来时,此时R=S=1,寄存器接收由驱动端输入的数据(电平)并保持,称为...

    电路的输出状态和当时输入有关,而且和电路原来输出状态有关,这类逻辑电路叫时序电路,RS触发器、D触发器、JK触发器都是简单的时序电路

    钟控时序电路

    寄存器

    并行输入寄存器

    • 并行输入寄存器工作原理:由四个D触发器构成四位数码寄存器。
    • R端到来一个低电平,S端悬空高电平,D寄存器清零,随后R端保持高电平。
    • CP上升沿到来时,此时R=S=1,寄存器接收由驱动端输入的数据(电平)并保持,称为待存数据存入寄存器并保持。
    • 通过与门电路将数码输出,当新数码被接受脉冲(cp脉冲)送入寄存器后,原来存的数码被取代而清除。

    移位寄存器

    • 将寄存器所存的各位数据在时钟脉冲每次作用下向左或向右移动一位。
    • 清零后用存数脉冲将待移数码送到各触发器的直接置位端,也可以由最低位触发器驱动端D0输入,由移位脉冲向高位逐渐移动实现寄存。
    • 各位D触发器Q端与高一位触发器的D端相连,在第一个移位脉冲作用下,数码由低位向高位移动一位,在移位脉冲作用下,数码逐渐左移,先输出最高位,最后输出最低位,形成数据串,称为串行输出方式。四位数码需要四个移位脉冲才能完成。

    四位寄存器74LS195

    • 既可并行输入,输出,也可以左移。

    SH/LD非(移位、置数选择)

    • SH/LD非=0并行输入方式,时钟脉冲到来时,将数码存入。
    • SH/LD非=1移位方式,在时钟脉冲最用下,数码逐渐左移。

    最低位数码的移入由J、K非的状态决定。

    • JK非=00,送入Q00=0,
    • JK非=11,送入Q0=1,
    • JK非=10,Q0=Q0非,
    • JK非=01,数码停止左移,保持不变。

    循环灯饰

    利用74LS195实现的循环亮灯电路,利用电容电压不能突变,启动瞬间存入数据,然后在时钟脉冲的作用下逐渐左移,将低位送入控制信号JK非接到最低位,随着移位的进行Q3端不断变化,控制最低位输入数据,往复循环。

    计数器

    1MHZ每秒变化10的6次方(1010101010*10)次,经过6个十进制计数器变为每秒变化1次获得秒脉冲,32.768kHZ经过2的15次方分频获得秒脉冲???需要经过15个二进制计数器分频?
    五进制计数器的工作过程
    在这里插入图片描述

    • 按照设计电路图接线,设置初始状态为Q2Q1Q0=000
    • 根据电路图得J、K悬空为1,又由于J2是Q0和Q1想与所以J2为0,所以J端初态为J0J1J2=110。
    • 脉冲前面的小圆圈代表下降沿触发,第一个脉冲下降沿到来时,J0、K0=11,所以Q0翻转(0>1),Q1由于Q0提供过来的脉冲是上升沿所以不触发保持原态Q1=0。
    • Q2由于J2、K2=01而清零(根据JK触发器状态表得),此时Q2=0,总结前述此时Q2Q1Q0=001(作为第二个下降沿到来时的初始状态),此时J0J1J2=110(和第一次相同)。
    • 第二个下降沿到来时,Q0翻转形成下降沿触发Q2也翻转,Q2依然置零,此时Q2Q1Q0=010
    • 初态经过5个下降沿脉冲后又回到初始状态称为五进制计数器在这里插入图片描述

    十进制计数器

    用一位二进制计数器的输出端脉冲作用到五进制计数器的时钟脉冲端便成为十进制计数器。在这里插入图片描述74LS90是十进制计数器芯片(集成电路)内部有两个独立的计数器。在这里插入图片描述

    • 一个是模2计数器,以C0为它的钟控端,Q0为输出端。
    • 另一个是模5计数器,以C1为钟控端,Q1、Q2、Q3为输出端。
    • 把Q0和C1用导线连接起来,C0端输入计数脉冲,便成为8421码模10计数器。
    • 把Q3端与C0端用导线连接起来,C1端输入计数脉冲,由Q0Q3Q2Q1输出,便成为5421码模10计数器(最高位Q0码的权为5)在这里插入图片描述
    • R1R2=11,S1S2不等于11时,Q端全部清零。
    • R1R2不等于11,S1S2=11时,Q3Q0置1,Q2Q1置零,Q3Q2Q1Q0=1001,成为置9时钟脉冲后沿为触发沿。

    用十进制计数器扩展为任意进制计数器

    在这里插入图片描述模100计数器R、S端均接0,由表中5到8行得到计数器处于计数状态。

    将两片74LS90模100计数器改为模64计数器

    • 采用反馈清零法控制其直接清零端R1、R2强迫计数器停止当前计数并全部清零,以后又从零开始作下一周的计数。
    • 把个位的模10计数器的Q2端接每片一个R端。
    • 把十位的模10计数器的Q2、Q1经过与门接每片的另一个R端。
    • 进入63个脉冲后,计数为0110、0011,不能使R1、R2同时为1,继续计数。
    • 进入64个脉冲后,数码为0110、0100,使R1=R2=1,立即清零,该数码是瞬间即逝的,不包括在循环之中。
    • 第65个脉冲后,数码由0加1,即0000、0001。
    • 反馈清零信号最好经过一个由与非门组成的RS触发器再加入R1、R2端,使其可靠地工作。
    展开全文
  • 对移位寄存器计数器,全加器,译码器的verilog实例
  • 将移位寄存器首位相接,连续不断的数据将在寄存器内循环右移。 如初始状态为1000,则电路的循环变化为:1000 --> 0001 --> 0010 --> 0100 --> 1000 ,可以把这个电路作为时钟脉冲的计数器。 状态利用:n个 ...
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