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  • 一、分频器 实现偶分频方式 方式一:在分频之后的时钟产生的(分频) 方式二:在系统信号中产生的(降频) 其区别如下,实现的条件一个是在分频之后为条件,另外一个是在系统时钟下产生的,我们建议使用第二种方式 ...

    一、分频器
    实现偶分频方式
    方式一:在分频之后的时钟产生的(分频)
    方式二:在系统信号中产生的(降频)
    其区别如下,实现的条件一个是在分频之后为条件,另外一个是在系统时钟下产生的,我们建议使用第二种方式
    在这里插入图片描述

    二、实现
    1.方式一分频器波形图
    由于奇数分频器的特殊性,没有办法采取偶数分频器的方法,所以采取使其产生两个clk1与clk2,然后让其两个相与得到最终的五分频clk_out,波形图如下图所示
    在这里插入图片描述在这里插入图片描述

    2.程序
    module divider_five
    (
    input wire sys_clk ,
    input wire sys_rst_n ,

    output wire clk_out

    );

    reg [2:0] cnt;
    reg clk1;
    reg clk2;

    always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n == 1’b0)
    cnt <= 3’d0;
    else if (cnt == 3’d4)
    cnt <= 3’d0;
    else
    cnt <= cnt + 3’d1;

    always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n == 1’b0)
    clk1 <= 1’b0;
    else if (cnt == 3’d2)
    clk1 <= 1’b0;
    else if (cnt == 3’d4)
    clk1 <= 1’b1;
    else
    clk1 <= clk1;

    always@(negedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n == 1’b0)
    clk2 <= 1’b0;
    else if (cnt == 3’d2)
    clk2 <= 1’b0;
    else if (cnt == 3’d4)
    clk2 <= 1’b1;
    else
    clk2 <= clk2;

    assign clk_out = (clk1 & clk2);

    endmodule

    仿真程序与六倍频仿真程序相似
    `timescale 1ns/1ns
    module tb_divider_five();

    reg sys_clk;
    reg sys_rst_n;

    wire clk_out;

    initial
    begin
    sys_clk = 1’b0;
    sys_rst_n <= 1’b0;
    #20
    sys_rst_n <= 1’b1;
    end

    always #10 sys_clk = ~sys_clk;

    initial
    begin
    $timeformat(-9,0,“ns”,6);
    monitor("@timemonitor("@time %t:clk_out=%b",time,clk_out);
    end

    divider_five divider_five_inst
    (
    .sys_clk (sys_clk) ,
    .sys_rst_n(sys_rst_n) ,

    .clk_out (clk_out)

    );
    endmodule

    2.方式二降频波形图
    与六倍频相似,只是相差了一个相位,可对比得到
    在这里插入图片描述在这里插入图片描述

    3.程序
    module divider_five
    (
    input wire sys_clk,
    input wire sys_rst_n,

    output reg clk_out

    );
    reg [2:0] cnt;

    always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n == 1’b0)
    clk_out <= 1’b0;
    else if (cnt == 3’d3)
    clk_out <= 1’b1;
    else
    clk_out <= 1’b0;

    always@(posedge sys_clk or negedge sys_rst_n)
    if(sys_rst_n == 1’b0)
    cnt <= 3’b0;
    else if(cnt == 3’d4)
    cnt <= 3’d0;
    else
    cnt <= cnt + 1’b1;
    endmodule

    仿真程序与方式一没啥区别

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  • 实验数控分频器的设计一、设计目的1、学习数控分频器的设计、分析、测试方法;2、牢固掌握用VHDL语言编写程序的方法和技巧。二、设计要求1、编写数控分频器的VHDL源程序;2、在MAX+PLUSII上进行编译、综合、适配、...

    实验五

    数控分频器的设计

    一、设计目的

    1

    学习数控分频器的设计、分析、测试方法;

    2

    牢固掌握用

    VHDL

    语言编写程序的方法和技巧。

    二、设计要求

    1

    、编写数控分频器的

    VHDL

    源程序;

    2

    、在

    MAX+PLUSII

    上进行编译、综合、适配、引脚锁定、下载测试;

    3

    、输入不同的

    CLK

    和预置值进行仿真波形的测试;

    4

    、写出设计性实验报告。

    三、设计提示

    1

    实验原理提示:数控分频器的功能就是当在输入端给定不同输入数据时,将对输入的时

    钟信号有不同的分频比,可用计数值可并行预置的加法计数器设计完成,方法是将计数

    溢出位与预置数加载输入信号相接即可。

    2

    引脚锁定及下载测试提示:

    如果目标器件是

    EPF10K10

    建议选实验电路模式

    1

    2

    /

    1

    (

    PIO7-PIO0

    )负责输入

    8

    位预置数

    D

    CLK

    clock0

    输入,频率可选

    65536Hz

    或更高(确

    保分频后落在音频范围)

    ;输出

    FOUT

    接扬声器(

    SPKER

    PIN3

    )

    。编译下载后进行硬件测试:

    改变键

    2 /

    1

    的输入值,可听到不同音调的声音。

    四、实验报告要求

    根据以上的实验内容写出实验报告,

    包括程序设计、软件编译、仿真分析、硬件测试和

    详细实验过程;设计原程序,程序分析报告、仿真波形图及其项目分析。

    五、实验思考和总结

    1

    阐述程序设计中进程的作用。

    2

    对所完成的实验进行总结和分析。

    3

    写出完成时钟上升沿的语句。

    4

    5

    程序清单:

    附:数控分频器的设计程序

    LIBRARY IEEE;

    USE IEEE.STD_LOGIC_1164.ALL;

    USE IEEE.STD_LOGIC_UNSIGNED.ALL;

    ENTITY PULSE IS

    PORT (   CLK  : IN STD_LOGIC;

    D  : IN STD_LOGIC_VECTOR(7 DOWNTO 0);

    FOUT : OUT STD_LOGIC  );

    END;

    ARCHITECTURE one OF PULSE IS

    SIGNAL   FULL : STD_LOGIC;

    BEGIN

    P_REG: PROCESS(CLK)

    VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);

    BEGIN

    IF CLK'EVENT AND CLK = '1' THEN

    IF CNT8 = "11111111" THEN

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  • 讲解如下: 第一部分:首先看到第二部分中psc预分频器需要接收时钟源,而时钟源共有四种来源,分别如下:1、RCC寄存器中的APB1外设时钟使能寄存器,经过倍频之后输出时钟源,这是因为该寄存器的位0到位5...

    通用定时器的工作过程(学习笔记)

    通用定时器框图:

    3958bce9f250854e46f9d14cb7e5641b.png

    整张图可以分成5部分。

    4b560ee213e805d495616bed1ef730a0.png

    第一部分是时钟发生器。第二部分为时基单元。第三部分为输入捕获。第四部分为输出比较。第五部分包含了几个捕获/比较寄存器。

    讲解如下:

    第一部分:首先看到第二部分中psc预分频器需要接收时钟源,而时钟源共有四种来源,分别如下:

    1、RCC寄存器中的APB1外设时钟使能寄存器,经过倍频之后输出时钟源,这是因为该寄存器的位0到位5分别表示的是定时器2到定时器7的使能位。(位于图上第一部分)

    2、外部触发引脚TIMx_ETR的外部触发输入ETR,对应的引脚可以通过查数据手册得到。ETR经过分频得到ETRP,在经过滤波得到ETRF作为时钟信号。(位于图上第一部分)

    3、内部触发输入(ITRx),来自其他的定时器的时钟,即将其他定时器产生的脉冲信号作为该定时器的时钟源,经过后面的选择器,进入到触发控制器。(位于图上第一部分)

    4、外部输入引脚Tix,这个主要来自于TIMx_CHx (四个通道)。(位于图上第三部分)

    第二部分:为时基单元,包括PSC预分频器、自动重装载寄存器和CNT计数器。首先由第一部分产生时钟源,进入PSC预分频器进行分频处理,得到新的时钟信号CK_CNT,使得CNT计数器加1或者减1,此时在自动重装载寄存器中有一个预先设定的装载值,当计数器的值达到装载值的时候,会产生溢出事件,然后触发中断。

    第三部分为输入捕获,TIMx_CH1——TIMx_CH4 这四个通道,在芯片中都有对应的引脚,当脉冲从通道口进入时,经过输入滤波器(抗干扰的作用),然后经过边沿检测器检测到上升沿(下降沿),经过分频器,输入到第五部分中的捕获寄存器中,然后捕获寄存器记录此刻CNT计数器的值,当下一次下降沿(上升沿)过来时,也记录下CNT计数器的值,这样就可以计算出输入脉冲的宽度。

    第四部分为输出比较(注意输入捕获和输出比较不可以同时进行),比如在比较寄存器中预先设定一个值,计数器从初始值到装载值之间计数时,当正好等于比较寄存器中的预设值时,控制TIMx_CH1——TIMx_CH4通道输出低电平或者高电平,这样随着计数器不断的计数,就可以获得一个脉冲,通过调整预设值,就可以调整脉冲宽度,调整初始值和装载值就可以调整周期。

    注:PSC预分频器

    目的是将定时器时钟源分频输出。它的值由TIMx_PSC决定,是一个16位正整数的值。为什么要分频输出呢?

    例如当使用内部时钟时,它的频率一般比较高,导致时间体现在定时器上的效果就非常短,而如果我们需要更长的时间间隔,就需要对该时钟源分频处理,以降低定时器时钟(CK_CNT)的频率。

    PSC预分频器工作的工作原理:定时器时钟源每tick一次,预分频器计数器值+1,直到达到预分频器的设定值,然后再tick一次后计数器归零,同时,CNT计数器值+1。

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  • tdd频分双工 几周前,我举办了“ TDD时钟”会议。 格式很简单:遵循严格的红绿重构TDD周期成对工作,我们完成了一个简单的kata。 但是,我们添加了一个关键的约束条件:导航将启动一个分钟的计时分钟后...

    tdd频分双工

    几周前,我举办了“ TDD时钟”会议。 格式很简单:遵循严格的红绿重构TDD周期成对工作,我们完成了一个简单的kata。 但是,我们添加了一个关键的约束条件:导航器将启动一个五分钟的计时器。 五分钟后:

    • 如果代码编译并且测试为绿色,请提交
    • 否则,请还原

    无论哪种方式,当计时器关闭时,两对都会互换角色。 如果驱动程序完成红绿重构周期的时间超过五分钟,他们可以提前提交,但角色仍会交换。

    我们在本次会议上选择的kata是保龄球kata 这是一个很好的简单问题,我希望我们可以在两个45分钟的会议中的每一个中得到不错的解决。

    困难时期

    五分钟的时间限制听起来像是恶魔般的,不是吗? 你怎么可能在五分钟之内完成任何事情? 好吧,如果您解决的问题足够小,就可以。 本练习旨在迫使您以较小的功能增量进行思考。

    五分钟之内输入的内容少得令人惊讶。 但是,如果您认为打字速度是障碍,那么您就没有足够认真地思考解决问题的正确方法。 保龄球服中有一个要点,您从第一次处理单帧和简单的比分到备用(或罢工)。 这总是需要一个跳跃,因为以前的内容不适合现在的需求。 在五分钟的期限内工作时,如何逐步解决这一问题是挑战的一部分。 我们小组中的一个人有一个主意,但知道很难在五分钟内完成。 他打字像恶魔一样试图强行解决:他仍然没时间了。 键入速度不是问题(无论看起来多少)。 您需要一种更好的方法,您需要考虑更多而不是更多输入。

    品行端正

    经过几个周期后,我们发现几乎没有人再按时完成5分钟了。 令人着迷的是,每个人都很快意识到,花5分钟的时间讨论比在更改中途迷路并最终恢复状态要好。 同样,当您发现要在此周期中进行的更改太难或太耗时时,最好在尝试再次编写失败的测试之前,先丢弃所拥有的内容,交换对并进行重构。

    这些都是在日常生活中有用的良好行为,在这些生活中,不断追赶老鼠洞太容易了。 学会以独立的小幅度工作,使自己成为工作中的潜意识部分,将使您成为一名更好的程序员。

    错误的学校

    我们发现的最大麻烦是,保龄球服不完全适合我认为是“正常”的外部TDD( 伦敦学校TDD )。 大多数时候,我将TDD用作设计工具,以帮助我发现正确的角色和职责。 但是,使用保龄球套件,最优雅的解决方案是Bob叔叔驾驶的那个解决方案,它只是简单的类型,没有对象建模。

    这对于像打保龄球比赛这样的算法非常有用,它具有最终真理,并且不会改变。 但是在正常的日常世界中,我们正在设计灵活性和不断变化的产品。 这是一个良好的领域对象模型,可以使事情更容易推理并且更容易更改。 这通常是外部TDD可以为您提供帮助的地方。

    小组中的几个人决定实施OO版本的保龄球鞋。 这并不容易,因为它不自然地适合逐步建立一个好的对象模型。 但是,只要有足够的固执,就可以做到。 这就引发了关于是否可以使用TDD算法以及TDD是否更适合于以对象模型为期望结果的问题的有趣讨论。

    很明显,你可以逐步TDD的算法,不管它是值得的,我不那么肯定。 通常,由于要遵循一组规则 ,因此您正在实现算法。 一次实施一个规则可能有助于保持专注,但是您始终需要整体了解算法。

    使用TDD来驱动OO设计是不同的。 可能存在许多相似而正确的对象模型,它们仅因细微差别而变化。 TDD可帮助您指导设计并在细微差别之间进行选择。 尽管您仍然需要考虑整个系统的设计,但从外而内进行的TDD仍在故意限制您在任何给定阶段需要担心的事情:一次专注于一对交互。 这是TDD最强的地方:提供一个以可管理的小增量完成大型任务的框架。

    即使我们选择的问题不是很理想,总的来说,我发现TDD与时钟会议是一种很好的方法,可以实践使您的提交保持较小规模,不断进行重构,逐步朝着更好的设计努力的原则。

    你如何移动一座山? 只需一次移动一茶匙。

    翻译自: https://www.javacodegeeks.com/2015/02/tdd-clock.html

    tdd频分双工

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  • 1/2占空比的五分电路实现

    千次阅读 2012-07-09 11:16:59
    方法:先实现一个按时钟上升沿的五分频器,同样的分频方法,实现一个以下降沿触发的五分频器,然后把两个分频器的输出相或,就可以得到占空比为50%的五分频电路。 `timescale 1ns / 1ps /////////////////////////...
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  • div.qpf十分计数器

    2020-05-24 12:58:54
    设计一个占空比为6:4的10分频器,其中clk_in为时钟输入端,clk_out为分频信号输出端,rst_n为低电平有效的同步复位端。 、实验步骤 1.利用Quartus II建立一个新的工程,工程路径为d:\EDA_Practice\fdiv10,工程名...
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  • 物联网之STM32开发(时钟系统)

    千次阅读 2018-08-03 00:48:19
    STM32-时钟系统 内容概要: STM32时钟系统概述 SysTick定时器讲解 HAL_Delay()函数的实现 STM32通用定时器介绍 ...概念:时钟系统是由振荡器(信号源)、定时唤醒器、分频器等组成的电路。常用的信号源有...
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  • 二十.关闭看门狗

    2014-12-08 12:26:04
    (1)PCLK经过预分频器以及选择器以后会产生看门狗时钟,然后通过计数逻辑模块,开始计数。 (2)WTDAT是预先存放的计数初值,WTCNT是减量计数模块,当WTCNT从WTDAT的值减到0的时候,如果还没有更新W
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  • 步距角小(最小可做到六之一度);断电时无定位转矩;电机内阻尼较小,单步运行(指脉冲频率很低时)震荡时间较长;启动和运行频率较高。 (2)永磁式步进电机: 通常电机转子由永磁材料制成,软磁材料制成的...

空空如也

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五分频器