ADC的主要趋势之一是分辨率越来越高。这一趋势影响各种应用，包括工厂自动化、温度检测和数据采集。对更高分辨率的需求正促使设计者从传统的12位逐次逼近寄存器（SAR）ADC转至分辨率高达24位的Δ-ΣADC。

　　所有的ADC都会具有一定的噪声，这包括输入参考噪声（ADC固有噪声）和量化噪声（ADC转换时产生的噪声）。诸如噪声、ENOB（有效位数）、有效分辨率和无噪声分辨率等指标在很大程度上定义了ADC的实际精度。所以，理解与噪声相关的性能指标是从SAR过渡至Δ-ΣADC最困难的方面之一。由于当前对更高分辨率的迫切需求，设计者必须更好地理解ADC噪声、ENOB、有效分辨率，以及信噪比（SNR）。本文的目的正基于此。

　　Δ-ΣADC的更高分辨率和价值

　　在过去，12位SAR ADC通常足以满足各种信号和电压输入的测量。如果应用中需要更为精细的测量，可在ADC之前增加增益级或可编程增益放大器（PGA）。

　　分辨率为16位时，设计者的选择仍然主要是SAR ADC，但也包括部分Δ-ΣADC。然而，对于需要16位以上分辨率的设计，Δ-ΣADC则更为普遍。SAR ADC目前受限于18位，而Δ-ΣADC则延伸至18、20和24位。Δ-ΣADC还有其它优势。其价格在过去10年中已大幅下降，使用越来越简单，已被广泛接受。

　　有效分辨率

　　有效分辨率由下式定义（以位为单位）：

　　有效分辨率= log2 ［满幅输入电压范围/ADC RMS噪声］

　　或更为简单：

　　有效分辨率= log2 ［VIN/VRMS NOISE］

　　切勿将有效分辨率与ENOB相混淆，尽管两者听起来非常类似。测量ENOB的最常见方法是对ADC的正弦波输入进行FFT分析。IEEE（r）标准1057将ENOB定义为：

　　ENOB = log2 ［满幅输入电压范围/（ADC RMS噪声× √12）］

　　SINAD定义为信噪比加失真比。SINAD和ENOB用于衡量ADC的动态性能。

　　所以：

　　SINAD = ［RMS输入电压/RMS噪声电压］

　　式中，RMS噪声= 1/M［eq1。

　　

　　式中，EAVM =剩余XAVM，XAVM（FM）为DFT之后规定离散频率下的平均幅度谱分量。

　　有效分辨率和无噪声分辨率本质上衡量ADC在直流下的噪声性能，此时频谱失真（THD、SFDR）无关紧要。

　　知道ADC的噪声和输入范围后，计算有效分辨率和无噪声分辨率就很简单。

　　ADC的输入电压范围基于参考电压。如果ADC集成PGA，也会影响电压范围。有些Δ-ΣADC包括PGA，以放大小信号。最新带PGA的ADC往往规定噪声小于100nVRMS。尽管这些噪声系数与旧式ADC相比看起来很吸引人，但往往基于非常小的输入范围。这是因为小的输入范围最终会放大至适合更宽、基于参考电压的ADC有效范围。所以，尽管这些带PGA的ADC的噪声看起来很小，但有效分辨率和无噪声分辨率可能并不像无PGA的ADC那么好。

　　简单举例说明。PGA设置为128的24位ADC，参考电压为2.5V，输入范围为（VREF/PGA （（2.5V/128 = 39.1mV）时，噪声为70nVRMS。因此，有效分辨率为：

　　log2 ［VIN/VRMS NOISE］ = log2 ［39.1mV/70nV］ = 19.1位

　　使用相同的ADC，PGA设置为1时，噪声上升至1.53（VRMS。输入范围为5V （（2.5V/1）时，有效分辨率变为21.6位。

　　最佳方法是参阅ADC的数据资料，检查您所需的输入范围。

无噪声分辨率

　　无噪声分辨率采用峰-峰电压噪声，而非RMS噪声。无噪声分辨率由下式定义，单位也为位：

　　无噪声分辨率= log2 ［满幅输入电压范围/ADC峰-峰噪声］

　　无噪声分辨率= log2 ［VIN/VP-P NOISE］。

　　无噪声分辨率有时候也称为无闪烁分辨率。以实验室中的51/2或61/2数字多用表为例考虑这一指标。如果显示屏上的最后一位稳定且无闪烁，数据输出字则优于系统的噪声水平。

　　以波峰因子6.6为例，峰-峰噪声为RMS噪声的6.6倍。因此，有效分辨率比无噪声分辨率高2.7位。采用以上相同的噪声和参考值，无噪声分辨率为18.9位。

　　无噪声计数

　　无噪声计数是高精度系统的另一指标，用于评估ADC性能。对于那些可能需要50，000个无噪声计数的应用，例如电子秤，尤其如此。可将无噪声分辨率乘以系数2N，通过转换计算得到该值。

　　以10位ADC为例。采用210，理想10位ADC的无噪声计数为1，024。理想12位ADC的无噪声字数为4，096。同理，采用以上相同的无噪声分辨率，得到的无噪声计数为218.9或489，178。

　　Δ-ΣADC过采样

　　Δ-ΣADC的优势之一是其过采样架构。这意味着内部振荡器/时钟的工作频率远高于输出数据速率（也称为吞吐率）。有些Δ-ΣADC可改变输出数据速率。这样设计者可将采样优化为速度较高、噪声性能较差；或者优化为速度较低并带更多滤波、噪声整形（将噪声移至感兴趣测量区域之外的频带）及噪声性能更好。许多最新的Δ-ΣADC以表格形式提供有效分辨率和无噪声分辨率结果，很容易比较优缺点。

　　表1所示为示例ADC在双极性输入模式和单极性模式下的数据率、噪声、无噪声分辨率（NFR）和有效分辨率。ADC为MAX11200，24位器件，能够测量双极性（（VREF）或单极性（0V至VREF）输入。MAX11200工作于2.7V至3.6V单电源，基准可最大偏置至电源。双极性值基于最大输入范围±3.6V；单极性测量基于0V至3.6V输入范围。

　　MAX11200的内部振荡器可由软件设置为2.4576MHz，在较低数据率下可提供60Hz抑制；或者设置为2.048MHz，在较低数据率下可提供50Hz抑制。无论哪种数据率，ADC噪声相同。因此，无噪声分辨率和有效分辨率值相一致。可施加外部振荡器，实现55Hz限波，很好地抑制50Hz和60Hz。

　　表1中详细列出的一项关键因素是双极性有效分辨率。由于输出数据字长度为24位，所以该指标限制为最大24位。在3组最低数据率设置下，如果ADC在串行接口上可输出超过24位的话，那么ADC的噪声水平可低至使有效分辨率优于24位。

　　有效分辨率总比无噪声分辨率好2.7位，除非受限于数据输出字。

　　表1. MAX11200采样率与噪声关系表。

　　

　　噪声整形和滤波，实现更低噪声和更优分辨率

　　除过采样外，噪声整形可使Δ-ΣADC实现表1所示的低噪声和高精度。如图1至3所示。图1所示为标准ADC的量化噪声。图2给出的ADC包括过采样、数字滤波和抽样。采用过采样的大部分ADC核心为Δ-Σ。过采样N倍将噪声延展至更宽的频带，而数字（sinc）滤波器滤除了相当部分的噪声。

　　

　　图1. 标准ADC噪声性能

　　

　　图2. ADC采用N倍过采样、数字滤波器和抽样。

　　图3给出的Δ-Σ调制器与图2具有相同的框图，再加上噪声整形。通过将噪声不均匀地移至较高频率，感兴趣频带内的噪声变得极低。这样的技术使得Δ-Σ ADC制造商可以获得小于1（VRMS的噪声系数。

　　

　　图3. ADC采用N倍过采样、噪声整形、数字滤波器和抽样。感兴趣的ADC输入频带内的噪声（绿色区域）变得非常小。

　　结论

　　Δ-ΣADC具有过采样能力和固有的低噪声，是需要较高分辨率系统设计中的极佳选择。由于设计者必须处理更小的信号，所以充分理解ADC噪声、有效分辨率、ENOB和无噪声分辨率就成为选择正确ADC方案中不可缺少的一部分。

也许你也会跟我一样认为典型数据表中的某些规格难以理解，这是因为其中涵盖了一些你不太熟悉的隐含惯例。对许多RF系统工程师而言，其中一种规格便是锁相环（PLL）中的相位噪声。当信号源被用作本机振荡器（LO）或高速时钟时，相位噪声性能对满足系统要求起到了重要作用。最初从数据表中推断出该规格时似乎就像一个独立的项目。下面我来讲解一下如何通过读取PLL的相位噪声规格来对您的无线电或高速应用可达到的性能进行初步评估。

注意，PLL是一种控制回路，这种系统具备频率响应功能。参考路径中生成的噪声受控于回路中对系统输出的低通频率响应，而压控振荡器(VCO)中生成的噪声受控于回路中对系统输出的高通频率响应。参见图1。



                            图1：锁相环中的两个已建模的噪声源（绿色和蓝色）及其对系统输出的频率响应 

环路带宽内部（低通频率响应）PLL产生的噪声分为两个部分——闪烁噪声和白噪声，但环路带宽外部（高通频率响应）的噪声在数据表中通常表示为开环VCO性能。

当这些规格被插入动态环路中时，就会对总相位噪声造成影响。图2解释了这三种噪声规格是如何定义一个近似选中环路带宽的总相位噪声的方法。请注意环路带宽上方总相位噪声与VCO的跟踪调谐以及环路带宽下方总相位噪声与PLL的跟踪调谐。



图2：LMX2592预估相位噪声曲线图（带100-MHz相位检测器频率的6-GHz输出），借助(1)闪烁噪声、(2)白噪声和(3)~100-kHz环路带宽用VCO开环数据

让我们简单回顾一下这三种规格：

1) 闪烁噪声（图2中的红线）是锁相环的一种特性，会在偏移较低时影响相位噪声。这种噪声会随着偏移频率的变化而变化，变化率为每10年10分贝。德州仪器对该噪声进行了规定并将其标准化，使其适用于10-kHz偏移时的1-GHz载波。方程1解除了闪烁噪声规范化：



其中，Fvco指VCO的频率。

闪烁噪声一般不受相位检测器频率的影响，只取决于输出载波频率。因此，输出频率增加一倍，噪声将增加6分贝。

2) 白噪声（图2中的绿线）亦称为锁相环的品质因数，为方便对比，对该噪声标准化。与在1 Hz载波时的1-Hz带宽[dBc/Hz]中的输出信号相比，品质因数的单位是分贝。

其中，N指反馈（参见图1）的分频器，Fpd指相位检测器的运行频率。



该规格会影响中段偏移频率的相位噪声。从方程2中可以看出，相位检测器频率越高，环路内部的相位噪声越佳，相位检测器频率每增加一倍，相位噪声会改善3分贝。

3) 开环VCO相位噪声（图2中的黑线）与偏移频率之间的关系是每十年变化20分贝，但是距离载波更近时，会变为每十年变化30分贝。白噪声一般通过15或20-MHz的偏移频率传递，被称为噪声源的本底噪声。锁相环中VCO发出的噪声会进入高通频率响应。最后，相位噪声通常会随着输出频率的变化而变化，因此当频率减半时，相位噪声会改善6分贝。

现在，您可得出不同偏移频率和输出频率时PLL的近似相位噪声。您需要从数据表中获得闪烁噪声、白噪声和开环VCO相位噪声。然后利用公式1和公式2解除这些规格的标准化，然后假设尖锐环路滤波器为第一个近似值（如图2中所示），即可得出闭环响应的近似值。

估算PLL相位噪声起初看似很困难，但推断数据表中所需的规格并使用此处概括的公式将有助于选择出满足您系统要求的最佳PLL。通过准确的模拟，德州仪器可以提供两种计算PLL的相位噪声的工具：WEBENCH® Clock Architect和PLLatinum™ Sim。您可以了解LMX2592和德州仪器的其他RF PLL及合成器，也可以在本页查看以上工具。

其他资源：

   查看带集成VCO LMX2592和LMX2582的新型宽频带RF PLL的数据表。

   请参阅“PLL性能模拟和设计手册。”

   请参阅我同事Dean Banerjee有关采用PLL进行设计的模拟线文章。

   欲了解更多有关PLL环路滤波器响应和其他时钟和定时主题的信息，请查看计时就是一切博客系列。

原文链接：

https://e2e.ti.com/blogs_/b/analogwire/archive/2016/03/02/understanding-datasheet-phase-noise-specifications-of-a-phase-locked-loop

ADC的一个重要趋势是转向更高的分辨率。这一趋势影响着一系列的应用，包括工厂自动化、温度检测，以及数据采集。对更高分辨率的需求使设计者们从传统的12位SAR(逐次逼近寄存器)ADC，转向分辨率达24位的Δ-Σ ADC。所有ADC都有某种程度的噪声，包括输入相关噪声以及量化噪声，前者是ADC本身固有的噪声，后者则是在ADC转换时出现的噪声。噪声、ENOB(有效位数)、有效分辨率、无噪声分辨率等指标基本上定义了一款ADC的精度。

因此，了解有关噪声的性能指标要比从SAR转向Δ-Σ ADC更加困难。鉴于当前对更高分辨率的需求，设计者必须更好地了解ADC噪声、ENOB、有效分辨率，以及信噪比。

更高分辨率

过去，一只12位SAR ADC通常就足以测量各种信号与电压输入。如果某个应用需要更精细的测量，设计者可以在ADC前加一个增益级或PGA(可编程增益放大器)。对于16位设计，设计者的选择仍然主要是SARADC，但也包含了某些Δ-Σ ADC。但对16位以上的设计，Δ-Σ ADC正在变得更加适用。SAR ADC现在有18位的极限，而Δ-Σ ADC正将自己的空间扩充到18位、20位和24位。ADC的价格在过去10年有不小的下降，使用也变得更简单，获得了更广泛的理解。

有效分辨率

下式定义了有效分辨率的位数： 有效分辨率=log2(满量程输入电压范围/ADC-rms噪声)，或更简单地，有效分辨率=log2(VIN/VRMSNOISE)。不要将有效分辨率与ENOB相混淆。测量ENOB的最常用方法是对ADC的一个正弦波输入做快速傅里叶变换分析。IEEE标准1057将



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有效分辨率与无噪声分辨率测量的是ADC在基础dc的噪声性能，它不是频谱失真中的因素，包括总谐波失真和无寄生动态范围。一旦知道了ADC的噪声与输入范围，对有效分辨率和无噪声分辨率的计算就变得简单了。

ADC的输入电压范围取决于基准电压。如果ADC包含有一个PGA，则还要把PGA考虑到电压范围内。有些Δ-Σ ADC包括了用于提高小信号增益的PGA。带PGA的最新ADC通常都标示噪声小于100nV rms。虽然这个噪声数字看似比老款ADC有吸引力，但它通常采用的是一个小输入范围，根据基准电压，小的输入范围才能最终放大以适配一个较宽的ADC有效范围。因此，这些ADC的有效分辨率与无噪声分辨率可能弱于那些不带PGA的ADC。



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无噪声分辨率

无噪声分辨率采用的是峰峰电压噪声，而不是rms噪声。下式定义了无噪声分辨率的位数：无噪声分辨率=log2(满量程输入电压范围/ADC的峰峰噪声)。无噪声分辨率=log2(VIN/V-p-p噪声)。可以用实验室中的5位半或6位半数字万用表来看待无噪声或无闪烁分辨率。如果显示的最后一位数稳定且不闪烁，则数据输出字就高于系统的噪声水平。以6.6的波峰因数为例，峰峰噪声是rms噪声的6.6倍。因此，有效分辨率要比无噪声分辨率高2.7位。采用相同的噪声与基准值，无噪声分辨率为18.9位。

无噪声计数

无噪声计数是精密系统用于评估ADC性能的另一个指标，尤其是在称重天平等应用中，它可能需要50000个无噪声计数。这个值的计算方法是将无噪声分辨率转换为2N因数的计数。例如，采用式210，一个理想10位ADC有1024个无噪声计数。一个理想的12位 ADC有4096个无噪声计数。同样，采用相同的无噪声分辨率值，该例可得218.9，合489178个无噪声计数。

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Δ-ΣADC的过采样

Δ-Σ ADC采用一种过采样结构，这意味着ADC的内部振荡器/时钟频率高于输出数据(或吞吐量)速率。有些Δ-Σ ADC可以改变输出数据的速率，使设计者能够优化采样，在最差噪声情况下获得较高速度，或用更多的过滤和噪声整形(将噪声推入测量区以外的频段)而获得较低速度和更好的噪声性能。很多新的Δ-Σ ADC都以表格形式提供有效分辨率和无噪声分辨率值，从而易于比较权衡。

表1给出了一个ADC的例子，包括双极模式和单极输入模式下的数据速率、噪声、无噪声分辨率，以及有效分辨率。24位的MAX11200 ADC既可以测双极输入，也可以测单极输入。它的工作电压为2.7V~3.6V，基准电压最高可以偏置到电源电压。双极值基于±3.6V的最大输入范围，而单极测量则基于0V~3.6V的输入范围。



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设计者可以通过软件，对MAX11200内部振荡器编程，在较低的数据速率设置下为60Hz抑制的2.4576MHz，或在较低数据速率下50Hz抑制的2.048MHz。无论哪种数据速率，ADC噪声都相同。因此，获得的无噪声分辨率与有效分辨率值都是一样的。你可以为一个55Hz陷波滤波器采用外接振荡器，可同时在50Hz与60Hz获得好的抑制效果。

有效的双极分辨率最大为24位，因为输出的数据字长为24位。在三个最低的数据速率设置下，ADC的噪声水平足够的低，如果ADC要在串行接口上输出24位以上数据，则有效分辨率优于24位。除非有数据输出字的限制，否则有效分辨率总是比无噪声分辨率好2.7 位。噪声整形使Δ-Σ ADC能够实现低噪声与高精度。

一、数据挖掘是什么？
  数据挖掘是从大量的、不完全的、有噪声的、模糊的、随机的实际应用数据中，提取隐含在其中的、人们事先不知道的、但又是潜在有用的信息和知识的过程。

数据源必须是真实的、大量的、含噪声的
发现的是用户感兴趣的知识
发现的知识要可接受、可理解、可运用
并不要求发现放之四海皆准的知识，仅支持特定的发现问题



二、大数据挖掘是什么？
  数据挖掘是创建数据挖掘模型的一组试探法和计算方法，通过对提供的数据进行分析，查找特定类型的模式和趋势，最终形成创建模型。



  大数据挖掘常用的算法有分类、聚类、回归分析、关联规则、特征分析、Web页挖掘、神经网络等智能算法。