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  • 给出两个在m静之下含有N位数字,你可以分别将这两个数各位上数字重新排列,然后将两个数按位对应相加,并分别m取模,这样显然可以得到一个新m进制之下N位数(可能存在前导0),但是这个结果是不唯一,...

    题目:

    给出两个在m静之下含有N位的数字,你可以分别将这两个数各位上的数字重新排列,然后将两个数按位对应相加,并分别对m取模,这样显然可以得到一个新的m进制之下的N位数(可能存在前导0),但是这个结果是不唯一的,问题来了,按照这样的操作能够得到的最大的m进制下的数字是多少呢?

    输入第一行包含两个正数n,m,分别表示数字含有n位,和在m进制下

    输入第二行和第三行分别包含n个整数,中间用空格隔开,每个整数都在零到m-1之间,每行第i个数表示的是当前数第i位上的数字

    输出包含n个数字中间用空格隔开,表示得到的最大的数字,从高位到低位输出,如6在二进制下输出三位的结果是1 1 0

    输入
        5 5
        4 4 1 1 1
        4 3 0 1 2
        输出4 4 3 3 2
    
        提示
        4 4 1 1 1――1 4 1 4 1
        4 3 0 1 2――3 0 2 4 1
        重排序列不唯一,数位相加后的数字为4 4 3 8 2,对5取模即可
    

    解决方法:

    const add = (num1,num2,m)=>{
          let res = [];
          let tempArr = [];
          let tempj = 0;
          for(let i=0;i<num1.length;i++) {
            for(let j=0;j<num2.length;j++){
              let temp = num1[i]+num2[j];
              if(temp>=m) {
                temp=temp-m;
              }
              if(!tempArr.length) {
                tempArr.push(temp)
              }else{
                if(tempArr[0]<temp){
                  tempj = j;
                  tempArr[0]=temp;
                }
              }
            }
            num2.splice(tempj,1);
            res.push(tempArr[0])
            tempArr.length = 0
            tempj=0
          }
          return +res.sort((a,b)=>b-a).join('')
        }
        
        console.log(add([4,4,1,1,1],[4,3,0,1,2],5))
    
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  • 以下程序针对二进制补码算术中整数的算术运算问题,要求先确定一个bit pattern size ,然后第一个函数要把输入的两个整数转化为二进制输出,第二个函数把两个二进制数相加输出,第个函数再把结果转化回十进制。...
  • 用户通过输入两个8位二进制数Y和B,八位乘法器可以实现其乘积,并输出结果。、实现方案(包括原理框图和HDL设计流程图)该乘法器是由8位二进制加法器构成以时序方式设计乘法器,通过逐项移...

    一、选题目的

    1、学会使用quartus软件设计电路及对其进行仿真,设计实现8位二进制乘法器电路。

    2、学习并掌握8位二进制乘法器的原理、设计、分析和测试方法。

    二、设计目标

    采用移位相加的方法实现8位二进制乘法器电路。用户通过输入两个8位二进制数Y和B,八位乘法器可以实现其乘积,并输出结果。

    三、实现方案(包括原理框图和HDL设计流程图)

    该乘法器是由8位二进制加法器构成的以时序方式设计的乘法器,通过逐项移位相加原理来实现。用乘数的各位数码,从低位开始依次与被乘数相乘,每相乘一次得到的积称为部分积,将第一次(由乘数最低位与被乘数相乘)得到的部分积右移一位并与第二次得到的部分积相加,将加得的和右移一位再与第三次得到的部分积相加,再将相加的结果右移一位与第四次得到的部分积相加。直到所有的部分积都被加过一次即可得到相应的乘积。

    在这里,我们用Y代表被乘数,B寄存器存放乘数N,A累加寄存器存放部分积,而A和B相级联又构成了一个16bit的移位寄存器,每次移位时A中最低位的数被移入B的最高位,经过8次部分积相加位的操作,完成1次乘法运算,乘数N恰好被移出寄存器B,寄存器B中保存的就是运算积的低8位数据,而寄存器A中保存的是运算积的高8位数据。

    由于乘数的每一位不是0就是1 ,对应的部分积不是0就是被乘数本身,所以实际作部分积相加这一步时,只要根据乘数的对应位判断:如该位为1,则将累加器中的数据加上被乘数再移位;如该位为0时,就不加被乘数而直接移位。

    移位相加的次数用一个时钟控制计数器来控制,由于第一个时间脉冲被用于A累加寄存器的置数,并无移位操作,故设计电路时采用了模为9的计数器来实现8位移位操作。当计数器计得9个数时,发出一个信号,使电路停止操作,并输出运算结果。

    两个n位二进制数相乘的结果最多可以有2n位的二进制数。

    例如:被乘数(M7M6M5M4M3M2M1M0)和乘数(N7N6N5N4N3N2N1N0)

    分别为11010101和10010011,其计算过程如下图(a):


    原理框图和简单流程图如下图(b)和图(c):


    四、设计过程

    1、模9计数器cnt9的设计

    模9计数器由时钟控制,开始时由异步置数端RST进行清置“1”操作。当RST为高电平且使能端EN为高电平时,每来一个时钟上升沿,计数器计一个数,直到内部变量Q计到“10”时,即在第九个上升沿时,输出端COUT输出1,变量Q回到初始值“1”。

    该模块元件的程序如下:

    LIBRARY IEEE;

    USE IEEE.STD_LOGIC_1164.ALL;

    USEIEEE.STD_LOGIC_UNSIGNED.ALL;

    ENTITY cnt9 IS

        PORT(CLK,RST,EN:IN STD_LOGIC;

                    COUT:OUTSTD_LOGIC);

    END cnt9;

    ARCHITECTURE behav OF cnt9IS

    BEGIN

    PROCESS(CLK,RST,EN)

       VARIABLE Q:STD_LOGIC_VECTOR(3 DOWNTO 0);

    BEGIN   

      IF RST='0' THEN Q:="0001";

          ELSIF CLK'EVENT AND CLK='1' THEN

                        IF EN='0'THEN

                                 IFQ<"1010" THEN Q:=Q+1;

                                 ELSE Q:="0001"; 

                                   END IF;

                                END IF;

      END IF;

     IF Q="1010"       THEN COUT<='1';

        ELSE COUT<='0';

     END IF;

    END PROCESS;

    END behav;

    2、具有使能端的d触发器dffen的设计

    D触发器由使能端EN控制,当EN为低电平时对输出端Q进行清零操作,当EN为高电平时将输入端D赋给输出端Q。

    该模块元件的程序如下:

    LIBRARY IEEE;

    USE IEEE.STD_LOGIC_1164.ALL;

    USEIEEE.STD_LOGIC_UNSIGNED.ALL;

    ENTITY dffen IS

        PORT(EN:IN STD_LOGIC;

                   D:INSTD_LOGIC_VECTOR(7 DOWNTO 0);

                   Q:OUTSTD_LOGIC_VECTOR(7 DOWNTO 0));

    END dffen;

    ARCHITECTURE behav OF dffenIS

    BEGIN

    PROCESS(D,EN)

    BEGIN   

       IF EN='0' THEN Q<=(OTHERS=>'0');

          ELSE  Q<=D;

       END IF; 

    END PROCESS;

    END behav;

    3、累加寄存器SHFTA的设计

    累加寄存器A虽然与寄存器B相级联构成16位移位寄存器,但就累加寄存器A本来而言并不是严格意义上的寄存器。SHFTA工作时先由清零端CLR高电平清零,之后每一个时钟上升沿置一次数,用于存放部分积的和。输出端DOUT为一个8位二进制数,其最高位存放右移值SR,在乘法器电路中SR存放部分积和的进位;其后7位存放部分积和的高7位,形成模拟的“移位”操作。输出端QB存放部分积的最低位,用于向B寄存器移位。

    该模块元件的程序如下:

    LIBRARY IEEE;

    USE IEEE.STD_LOGIC_1164.ALL;

    USEIEEE.STD_LOGIC_UNSIGNED.ALL;

    ENTITY SHFTA IS

        PORT(CLK,CLR,SR:IN STD_LOGIC;

                   DIN:INSTD_LOGIC_VECTOR(7 DOWNTO 0);

                   QB:OUTSTD_LOGIC;

                   DOUT:OUTSTD_LOGIC_VECTOR(7 DOWNTO 0));

    END SHFTA;

    ARCHITECTURE behav OF SHFTAIS

     SIGNAL REG8:STD_LOGIC_VECTOR(7 DOWNTO 0);

     SIGNAL Q:STD_LOGIC;

    BEGIN

     PROCESS(CLK,CLR)

     BEGIN 

             IF CLR='1' THENREG8<=(OTHERS=>'0');Q<='0';

                ELSIF CLK'EVENT ANDCLK='1' THEN

                   REG8<=DIN;Q<=SR;

                        END IF;  

          DOUT<=Q&REG8(7 DOWNTO 1);

    END PROCESS;

    QB<=REG8(0);

    ENDbehav;

    4、移位寄存器B的设计

    移位寄存器B工作时先由输入端LOAD高电平置数,置入乘数B,再由时钟脉冲上升沿控制移位操作,先把内部信号REG8的高7位赋给它的低7位,再把输入端SR接收到的值赋给REG8的最高位,即把A的最低位移入B中。为了在输出最后结果时,乘积的低8位和高8位能够正常的连接,输出端DOUT的设计也与A规则相同,输出最高位为SR,低7位为REG8高7位的8位二进制数,QB输出B的最低位,用于控制加法器中从取出的右移后的部分积的和是与0相加还是与被乘数相加。

    该模块元件的程序如下:

    LIBRARY IEEE;

    USEIEEE.STD_LOGIC_1164.ALL;

    USEIEEE.STD_LOGIC_UNSIGNED.ALL;

    ENTITY SHFTB IS

        PORT(CLK,LOAD,SR:IN STD_LOGIC;

           DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);

           QB:OUT STD_LOGIC;

           DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));

    END SHFTB;

    ARCHITECTURE behav OF SHFTBIS

     SIGNAL REG8:STD_LOGIC_VECTOR(7 DOWNTO 0);

    BEGIN

     PROCESS(CLK,LOAD)

     BEGIN 

              IF LOAD='1' THENREG8<=DIN;

                ELSE IF CLK'EVENTAND CLK='1' THEN

                 REG8(6 DOWNTO0)<=REG8(7 DOWNTO 1);REG8(7)<=SR;

                       END IF;

               END IF;

    END PROCESS;

    QB<=REG8(0);

    DOUT<=SR&REG8(7DOWNTO 1);

    END behav;

    5、8位二进制乘法器的顶层设计

    其顶层电路图如图:


    如图所示,当异步输入端LOAD为高电平时,累加寄存器A清零,同时移位寄存器置乘数,之后每次时钟上升沿到来时,由B中数据最低位控制dffen的EN使能端,当EN为0时,输出0,当EN为1时,输出被乘数Y,由此可实现从A中取出的右移过的部分积的和是与0或被乘数Y相加的判断和选择,即实现了被乘数Y与0相乘或与1相乘的操作。B寄存器每次移位时,最高位置入的均为A中部分积的和的最低位,即实现A与B的级联移位操作。部分积的和移位8次完成时,即计数器计9次时间脉冲时,计数器的COUT端输出1到使能端EN,使计数器停止置数,同时控制乘积输出端的两个普通d触发器输出分别输出乘积的高8位和低8位。。

    五、遇到问题及解决方法

    1、一开始从电路尽可能简洁这方面考虑,想尽可能使用少一些的模块或者尽可能使用相同的模块简化电路设计,所以花了大量的时间试图让同一个移位寄存器模块实现累加器A和移位寄存器B的功能,但是由于A和B两寄存器工作原理很不相同,导致原理图连线反而更加复杂和逻辑错乱。

    解决方法:放弃用同一寄存器同时实现两个功能的想法,改而设计不同寄存器模块SHFTA和SHFTB分别实现累加寄存器A和移位寄存器B的功能。

    2、每一次进行累加操作时,部分积需要先移位,再与下一个部分积相加,而累加寄存器A每次时间脉冲到来时只实现置数操作,当我想改变程序实现累加寄存器A在同一时间上升沿既置数又移位时,却发现寄存器A根本不能工作,输出0。据分析,出现这种的原因在于在同一时间上升沿同时实现对同一个内部变量的操作会产生冲突,导致寄存器A不能正常工作。

    解决方法:放弃让累加寄存器进行移位操作,改用虚拟“移位”的方式,让8位二进制输出端DOUT的最高位置“右移输入端”SR的值,即将加法器的进位端置最高位,而后7位数据置内部变量REG8的前7位数,实现虚拟的“移位”操作。

    3、在进行乘法操作时,计数器cnt9从0计到9,理应在第九个时间脉冲时COUT输出1,控制输出端输出乘积,可是在进行仿真时我发现,COUT端在第八个时间脉冲到来时总要有一个窄脉冲出现(见最后一道波形),导致输出两次乘积。据分析,出现这种情况的原因在于计数器从7计到8,即从“0111”计到“1000”时,由于数据翻转出现延迟,会短暂的出现“1001”,导致计数器感应到“9”,从而COUT输出1,控制输出端输出乘积。

    其仿真波形如下:


    解决方法:改变计数器从0计到9的计数方式,使其从1计到10,即从“0001”计到“1010”,避免了由于翻转不及时导致的计数错误。

    六、实现结果

    输入 8位二进制数的乘数B和被乘数Y,该乘法器实现其乘积,并分高8位和低8位输出结果。

    仿真波形如下:


    如图所示,在第九个时间脉冲上升沿到来时,输出端h输出乘积的高8位,输出端l输出乘积的第8位。

    七、对该课程的实施意见及建议

    在程序设计和原理图设计的过程中,我通过对quartus的学习和使用,锻炼了自己的编程能力,也学会了如何在遇到错误的时候冷静分析原因,利用对中间量的观测对程序进行调试和改进,对EDA课程和HVDL语言的理解有了很大的提升。



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  • 其次,在将两个码表示进制数相加时,能正确产生进位信号,但“和”必须修正。修正方法是:如果有进位,则结果加3;如果无进位,则结果减3。扩展资料:该模式下,转换器成对的使用,一个作...

    接线图:

    用4位二进制并行加法器实现8421码到余3码的转换,只需从4位二进制并行加法器的输入端A4、A3、A2和A1输入8421码,而从输入端B4、B3、B2和B1输入二进制数0011,进位输入端C0接上“0”。

    其次,在将两个余三码表示的十进制数相加时,能正确产生进位信号,但对“和”必须修正。修正的方法是:如果有进位,则结果加3;如果无进位,则结果减3。

    扩展资料:

    该模式下,转换器成对的使用,一个作为服务器端,一个作为客户端,两者之间建立连接,实现数据的双向透明传输。该模式适用于将两个串口设备之间的总线连接改造为TCP/IP网络连接。

    使用虚拟串口通讯模式:

    该模式下,一个或者多个转换器与一台电脑建立连接,实现数据的双向透明传输。由电脑上的虚拟串口软件管理下面的转换器,可以实现一个虚拟串口对应多个转换器, N 个虚拟串口对应 M 个转换器( N<=M )。该模式适用于串口设备由电脑控制的 485 总线或者 232 设备连接。

    参考资料来源:百度百科-余三码

    参考资料来源:百度百科-串口转换器

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  • BigNum BigNum::operator+(const BigNum & T) const //两个大数之间的相加运算 { BigNum t(*this); int i,big; //位数 big = T.len > len ? T.len : len; for(i = 0 ; i ; i++) { t.a[i] +=T.a...
  • 进行二进制加法第一步就是要能够对两个进制位进行相加 我们把结果LSB位称为sum, MSB位称为carry. 芯片名: HalfAdder 输入: a, b 输出: sum, carry 功能: sum = LSB of a + b carry = MSB of a + b ...

    用系统思维分析问题

    例子1

    • ISO C90标准下, 在32位系统上

    • 以下C表达式的结果是什么
      - 2147483648 < 2147483648

    • 执行结果为 : false

    • 以下关系表达式的结果为 : True
      int i = -2147483648;
      i < 2147483648

    为什么 ?, 编译器如何处理字面量 ?

    例子2

    sum(int a[], unsigned len)
    {
    	int i, sum = 0;
    	for (i = 0; i <= len-1; i++)
    		sum += a[i]
    	return sum;
    }
    
    • 这段代码的意思是 :

      • 一个数组, 有len个元素, 把所有元素进行累加, 作为返回值.
    • 当参数len为0时, 在机器上执行时, 会报错访存异常.

    • 当len为int型时, 则返回0

    为什么 ?, 高级语言中的运算规则是什么 ?

    例子3

    • 若x和y为int型, 当 x = 65535时, y = x * x; y 的值为多少?
    • y = -131071.

    为什么 ?

    例子4

    main.c

    int d = 100;
    int x = 200;
    int main()
    {
    	p1();
    	printf("d=%d, x=%d\n", d,x);
    	return 0;
    }
    

    p1.c

    double d;
    void p1()
    {
    	d=1.0;
    }
    
    • d = 0, x = 1072693248

    为什么 ?

    例子5

    #include <stdio.h>
    main()
    {
    	double a = 10;
    	printf("a = %d\n", a);
    }
    
    • 在IA-32上运行时, 打印结果为0
    • 在x86-64上运行时, 打印出来的a是一个不确定值

    为什么 ?

    • 浮点数在机器中是如何表示的
    • 浮点指令是什么样子的
    • 浮点数的体系结构是什么
    • 过程调用的参数传递

    冯 · 诺依曼结构计算机采用存储程序工作方式

    • 任何要计算机完成的工作都要先被编写成程序, 然后将程序和原始数据送入主存并启动执行.

    冯 · 诺依曼结构是怎样的

    • 应该有个主存, 用来存放程序和数据
    • 应该有一个自动逐条取出指令的部件
    • 应该有具体执行指令的部件
    • 程序由指令构成
    • 指令描述如何对数据进行处理
    • 应该有将程序和原始数据输入计算机的部件
    • 应该有将运算结果输出计算机的部件
      在这里插入图片描述

    冯 · 诺依曼结构的主要思想

    • 计算机应由运算器, 控制器, 存储器, 输入设备和输出设备五个基本部件组成

    • 各基本部件的功能是 :

      • 存储器 : 存储数据和指令, 计算机应能区分数据还是指令
      • 控制器 : 自动取出指令来执行.
      • 运算器 : 能进行加减乘除四种基本算术运算, 并且也能进行一些逻辑运算和附加运算.
      • 操作人员可以通过输入设备, 输出设备和主机进行通信
    • 内部以二进制表示指令和数据.

      • 每条指令有操作码和地址码两部分组成.
        • 操作码指出操作类型
        • 地址码指出操作数的地址.

    现代计算机结构模型

    在这里插入图片描述

    • CPU : 中央处理器

    • PC : 程序计数器

    • MAR : 存储器地址寄存器

    • ALU : 算术逻辑部件

    • IR : 指令寄存器

    • MDR : 存储器数据寄存器

    • GPRs : 通用寄存器组

    • 存储器 : 存储器划分为一个一个的存储单元, 每个存储单元有各自的编号

    • ALU : 算术逻辑部件, 相当于冯诺依曼中的控制器.

      • 送到ALU里面的数据可以是寄存器里的数据, 也可以是存储器里面的数据.
      • 计算出来的结果可以继续放到某个寄存器里面. 也可以通过总线放到存储器里面
    • MDR : 寄存器里面的数据可以通过MDR送到存储器, 存储器里面的数据也可以通过MDR送到寄存器

    • 运算的结果除了直接产生的数据以外, 还有一些标志信息 (比如运算结果得到的符号, 有没有进位, 有没有溢出)

      • 这些标志信息可以送到控制器里面, 影响后续指令的执行.
    • PC : 如果执行到这条指令, 这条指令的地址是送到一个专门的寄存器PC里面.

    • MAR : 指令的地址要先送到地址寄存器MAR里面. 然后通过总线送到存储器

      • 操作数的地址也要通过MAR送到存储器.
    • IR : 指令取过来送到控制器执行的时候, 先要放到一个指令寄存器IR里面

    • 指令寄存器里面的操作码字段会送到控制器去进行译码

    CPU和存储器是通过总线相连的

    计算机是如何工作的

    使用现实生活中的做饭举例说明

    • 厨房 - CPU

    • 做饭的人 - 控制器

    • 盘 - GRPs

    • 锅灶等 - ALU

    • 架子 - 存储器 , 原料都放在这里

    • 做菜前

      • 原材料 (数据) 和菜谱 (指令) 都按序放在厨房外的架子 (存储器), 每个架子有编号 (存储单元地址).
      • 菜谱 : 原料位置, 做法, 做好的菜放在哪里等.
        • 例如, 把10, 11号架上的原料一起炒, 并装入3号盘
        • 这相当于一条指令, 把10号单元和11号单元的数据相加, 加起来后放到某个寄存器里面
      • 告诉做菜的人从第5个架上(起始PC=5)指定菜谱开始做
      • 相当于告诉CPU从主存单元里面取指令执行指令.
    • 开始做菜

      • 第一步 : 从5号架上取菜谱 (根据PC取指令)
      • 第二步 : 看菜谱 (指令译码)
      • 第三步 : 从架上或盘中取原材料 (取操作数)
      • 第四步 : 洗, 切, 炒等具体操作 (指令执行)
      • 第五步 : 装盘 (回写结果)
      • 第六步 : 算出下一菜谱所在架子号6 = 5 + 1 (修改PC的值)

    程序由指令组成

    • 程序在执行前
      • 数据和指令事先存放在存储器中, 每条指令和每个数据都有地址, 指令按序存放, 指令有OP, ADDR字段组成, 程序起始地址置PC
      • OP : 操作码字段
        在这里插入图片描述
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空空如也

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对输入的两个三进制数相加