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  • Verilog产生宽度随机的脉冲序列

    千次阅读 2019-08-10 18:09:45
    在数字电路测试中,宽度随机的脉冲序列是常用的测试信号。本篇将讨论用Verilog语言产生宽度随机的脉冲序列。 代码实现: /*-------------------------------------------------------- Filename: random_pulse.v ...

    简介:
    在数字电路测试中,宽度随机的脉冲序列是常用的测试信号。本篇将讨论用Verilog语言产生宽度随机的脉冲序列。
    代码实现:

    /*--------------------------------------------------------
    Filename: random_pulse.v
    Function: 产生100个宽度([0, 100ns])随机的脉冲序列(幅值为5)
    Author: Zhang Kaizhou
    Date: 2019-8-10 17:52:25
    ---------------------------------------------------------*/
    `timescale 1ns/1ns
    module random_pulse(q);
    	// 端口定义
    	output [2 : 0] q;
    	reg [2 : 0] q;
    	integer  high, low, i;
    	
    	initial
    	begin
    		#10 q = 0; //起始时刻输出低电平
    		for(i = 0; i < 100; i = i + 1) //循环产生100个随机脉冲序列
    		begin
    			/*$random系统函数会产生一个32位的带符号整型数[-2^31, 2^32 - 1]。
    			 $random % b 产生一个[-b - 1, b + 1]的随机数。
    			 {$random} % b 产生一个[0, b - 1]的随机数。
    			*/
    			high = 20 * ({$random} % 6); //产生一个[0, 100]的随机数
    			low = 20 * (1 + {$random} % 3); //产生一个[20, 60]的随机数
    			#high q = 5; //高电平时段
    			#low q = 0; //低电平时段
    		end
    	end
    endmodule
    

    仿真结果:
    在这里插入图片描述
    局部细节放大如下:
    在这里插入图片描述
    总结:
    由以上仿真波形知,本次宽度随机的脉冲序列生成代码逻辑功能正确。另外,可根据实际测试需求生成其他类型的随机脉冲序列。

    展开全文
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