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数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路(简称组合电路)，另一类叫做时序逻辑电路(简称时序电路)。
1．组合逻辑概念组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关，不涉及对信号跳变沿的处理，无存储电路，也没有反馈电路。通常可以通过真值表的形式表达出来。2．组合逻辑的Verilog HDL 描述根据组合逻辑的电路行为，可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。(1)always 模块的敏感表为电平敏感信号的电路always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整性。在always 模块中可以使用if、case 和for 等各种RTL 关键字结构。由于赋值语句有阻塞赋值和非阻塞赋值两类，建议读者使用阻塞赋值语句“=”。always 模块中的信号必须定义为reg 型，不过最终的实现结果中并没有寄存器。这是由于在组合逻辑电路描述中，将信号定义为reg型，只是为了满足语法要求。(2)assign语句描述的电路利用条件符“?”可以描述一些相对简单的组合逻辑电路，信号只能被定义为wire型。当组合逻辑比较复杂时，需要很多条assign语句或者多重嵌套“?”，使得代码可读性极差，因此此时推荐第一种组合逻辑建模方式。3．组合逻辑电路的注意事项(1)敏感信号列表在组合逻辑设计中，读者必须重点对待敏感信号列表。敏感信号列表出现在always块中，其典型行为级的含义为：只要敏感信号列表内的信号发生电平变化，则always模块中的语句就执行一次，因此设计人员必须将所有的输入信号和条件判断信号都列在信号列表中。不完整的信号列表会造成不同的仿真和综合结果，因此需要保证敏感信号的完备性。如果缺少信号，则无法触发和该信号相关的仿真进程，也就得不到正确的仿真结果。如果设计人员在设计中，认为列举信号麻烦，则采用下面的语句:always@(*).此时，综合工具和仿真工具会自动将所有的敏感信号自动加入敏感信号列表。(2)不要在组合逻辑中引入环路在组合逻辑中引入环路会导致电路产生振荡、毛刺以及冲突等问题，从而降低设计的稳定性和可靠性，因此要彻底避免环路。之所以称逻辑环路是一种高风险设计，其原因如下：首先，环回逻辑的延时完全依靠组合逻辑门延迟和布线延迟。一旦这些传播时延有所变化，则环路的整体逻辑将彻底失效。其次，环路的时序分析是个死循环过程。目前的EDA 开发工具为了计算环路的时序逻辑都会主动割断时序路径，引入许多不确定的因素。1 . 时序逻辑概念时序逻辑是Verilog HDL 设计中另一类重要应用。从电路特征上看来，其特点为任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关。电路里面有存储元件(各类触发器，在FPGA 芯片结构中只有D 触发器)用于记忆信息，如图8-7 所示。从电路行为上讲，不管输入如何变化，仅当时钟的沿(上升沿或下降沿)到达时，才有可能使输出发生变化。(1)在描述时序电路的always块中的reg型信号都会被综合成寄存器，这是和组合逻辑电路所不同的。(2)时序逻辑中推荐使用非阻塞赋值“<=”。(3)时序逻辑的敏感信号列表只需要加入所用的时钟触发沿即可，其余所有的输入和条件判断信号都不用加入，这是因为时序逻辑是通过时钟信号的跳变沿来控制的。2. 竞争与冒险(1)竞争与毛线概念信号在组合逻辑电路内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。此外，信号的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化，往往会出现一些不正确的尖峰信号，这些尖峰信号称为“毛刺”，如果一个组合逻辑电路中有“毛刺”出现，就说明该电路存在“冒险”。需要注意的是，冒险信号的脉冲宽度很小，常常只有数纳秒或数十纳秒，其频带带宽可达数百兆赫兹或更宽。在板级调试时，如果示波器的上限频率较低，会将幅度较大的毛刺显示为幅度较小的毛刺，甚至不易被察觉。这都是在实际开发中捕获毛刺应该注意的问题。冒险按产生形式的不同可以分为静态冒险和动态冒险两大类。静态冒险是指输入有变化，而输出不应变化时产生的单个窄脉冲；动态冒险则指的是输入变化时，输出也应变化时产生的冒险。动态冒险是由静态冒险引起的，因此存在动态冒险的电路也存在静态冒险。静态冒险根据产生条件的不同，分为功能冒险和逻辑冒险两大类。当有两个或两个以上输入信号同时产生变化时，在输出端产生毛刺，这种冒险称为功能冒险。如果只有一个变量产生变化时出现的冒险则是逻辑冒险。冒险往往会影响到逻辑电路的稳定性。清零和置位端口对毛刺信号十分敏感，任何一点毛刺都可能会使系统出错，因此判断逻辑电路中是否存在冒险以及如何避免冒险是设计人员必须要考虑的问题。(2)冒险产生的原因由于动态冒险主要是由静态冒险引起的，消除了静态冒险，动态冒险也就自然消除了，因此下面介绍静态冒险的检查和消除。判断一个逻辑电路在某些输入信号发生变化时是否会产生冒险，首先要判断信号是否会同时变化，然后判断在信号同时变化的时候，是否会产生冒险，这可以通过逻辑函数的卡诺图或逻辑函数表达式来进行判断。(1功能冒险的检查功能冒险是由电路的逻辑功能引起的，只要输入信号不是按照循环码的规律变化，组合逻辑就可能产生功能冒险，且不能通过修改设计加以消除，只能通过对输出采用时钟采样来消除。(2逻辑冒险的检查检查电路是否产生逻辑冒险的方法有两种，即代数法和卡诺图法。① 代数法。如果一个组合逻辑函数表达式F，在某些条件下能化简成或的形式，在A产生变化时，就可能产生静态逻辑冒险。
② 卡诺图法。在组合逻辑的卡诺图中，若存在素项圈相切，则可能会产生逻辑冒险。如图8-16 所示的卡诺图，AC 和两个素项环相切，在B = C =1时，A 由1 变为0时，将产生逻辑冒险。
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根据逻辑电路的不同特点，数字电路分为组合逻辑和时序逻辑，明德扬粉丝里的同学提出，无法正确区分，今天让我跟一起来学习一下两种逻辑的区别以及使用环境。
·时序逻辑和组合逻辑的区别
        关于组合逻辑和时序逻辑的不同，我们可以从三方面来理解，分别是code（代码），电路图和波形图三方面。
       从代码层面来看，时序逻辑即敏感列表里面带有时钟上升沿，如果是没有上升沿或者是带有“*”号的代码，为组合逻辑。
        电路层面，两种逻辑反映的电路也有不同，时序逻辑相当于在组合逻辑的基础上多了一个D触发器。
       波形图层面，组合逻辑的波形是即刻反映变化的，与时钟无关；但是时序逻辑的波形不会立刻反映出来，只有在时钟的上升沿发生变化。
        用一个简单的例子来区分学习下，如计算c=a+b。
        在代码层面，时序逻辑代码表示如下，可以看到此代码有“posedge“时钟上升沿，即表示有一个D触发器，a+b的结果c是在D触发器发出指令后才进行输出的。
        组合逻辑则如下所示，是不带上升沿的，有“*”号的，直接输出a+b=c的值，不进行额外操作：
      对比两种逻辑的代码表示，可以看出同样是输出c的值，不同的逻辑输出时间却不同，时序逻辑是在时钟上升沿输出，组合逻辑则直接输出。
      电路图层面，组合逻辑为一个加法器连接a和b，紧接着立刻给到c，如下图所示，可以看到a+b得出的值c直接输出，没有进行任何额外操作：
       时序逻辑的电路图加法器连接的a和b没有变，但是c的值在输出部分，不会直接输出，D触发器就像一扇门，信号值c‘停留在门前，当D触发器收到了时钟clk上升沿的信号，才会把门打开，输出信号c的值，如下图所示：
        可以看到，组合逻辑是直接输出信号c，时序逻辑需要D触发器收到时钟上升沿信号后才会输出信号c。
       在波形图层面，我们可以画出时序图来分析，如下图所示。可以看出第一个时钟时a=1，b=2，此时组合逻辑立刻得出c=3，是跟时钟没有关系的；但是时序逻辑一定要在下一个时钟的上升沿处才得出c=3的结果；
        以此类推，后面的原理是一样的，当a=2，b=4时，组合逻辑马上得出c=6，时序逻辑在第3个时钟上升沿得出c=6。
        综上所述，我们进行一下总结，组合逻辑任意时刻的输出仅仅取决该时刻的输入，与时钟无关；时序逻辑先算好当前输入信号的结果，但还不影响输出，只有等到时钟上升沿的一瞬间，才把结果给了输出。
   · 时序逻辑和组合逻辑的使用
        相信大家已经可以非常清晰的区分组合逻辑和时序逻辑，下面我们就讨论一下组合逻辑和时序逻辑的使用环境。
       首先我们需要保证信号的结果是正确的，只要满足目标需求，这时使用时序逻辑还是组合逻辑都是可以的（这里我们讨论的是大多数情况，但也有例外，例如模块的输出一般要求是时序逻辑）。
     在实际设计中，为了便于操作，我们可以首先考虑用时序逻辑，看是否能满足设计要求。如果无法满足目标要求，需要凑时序，那么就考虑改为组合逻辑。
      举个例子便于大家更好地理解，如下图所示，假设有一个模块，有两个信号dout和dout_vld，其中dout表示数据，dout_vld表示数据有效性。我们假设需要该模块先后输出两个数据6和1。
        如下图所示，该波形输出就是正确的，只要设计能保证正确性，那不管使用组合逻辑还是时序逻辑，都是可以的。
        但假设现在输出的结果如下图所示，输出的是8和5，不是我们目标需要的6和1，并且可以看到，dout_vld比dout晚了一个时钟，这个时候就可以考虑设计dout_vld的时序逻辑改为组合逻辑，将信号dout_vld提前一拍，就可以得到正确的结果。
        另一种方法，假设dout是组合逻辑设计的，就是把dout改为时序逻辑实现，将dout推迟一拍，达到信号对齐的效果。
       通过上面的详细解释，相信大家都可以掌握时序逻辑和组合逻辑的原理和使用

在
Forward Star：学习笔记：二极管与逻辑电路​zhuanlan.zhihu.com
一文中，我们讲到了与非、或非等几种逻辑门。但是它们的运作都需要输入端持续输入信号，一旦中止，信息就会丢失。
时序电路(Sequential Circuits)就旨在解决这一问题，它能够储存信息；同样地，它也有几种基本的结构。
SR Latch
光看这个图是很令人困惑的，因为尽管两个或非门中，R、S的输入给定，但是另外一个输入端却是需要从结果推过来。如果把右边那个表直接代进去，可以发现这确实成立；然而，究竟为什么会这样呢？我们可以对电路动态地分析。如果一次只能转变 
 中的一个，那么 
 的变换为 
 .我们就对这过程进行分析。
假设初始时 
 :
当我们把 
 转化为0时，显然先影响上面一个或非门，但由于或非的结果 
 仍为0，因此不会对下面的或非门产生影响，即 
 维持原状——这也是它能储存信息的原因；此时 
 ，它记录的是上一次的信号。
而 
 从 
 转化为 
 时， 
 由0变为1，那么首先影响下面的或非门， 
 变成0；之后，上面的或非门中输入信号“1”也将变成“0”，于是或非运算后的结果 
 变为1；再之后下面或非门中的输入信号“0”变为“1”，但是不影响 
 的结果，于是状态就稳定了下来。如图：
因此便有了右边那个对应的表，当 
 时， 
 记录上一次的信号；否则 
 。但注意 
 不能同时为1.
SR Latch在电路中的符号如下图：
D Latch
D Latch在SR Latch的基础上改造而成。首先用一个非门把D转换为S、R：
然后再接上一个CLK接口和两个与门：
这样CLK就决定了其是否工作，如果CLK为0，两个与门的结果为0，那么R、S为0，根据SR Latch， 
 维持原来的值；否则当CLK为1时， 
 才记录新值。
D Flip-Flop
尽管Latch实现了存储信息的功能，但是信号的传输有延时，这是因为非门转化器无法与D的另一端同步：
D Flip-Flop的想法是用两个D Latch，其中一个用于同步D的值，另一个决定这个值是否传给Q：
这样CLK就并非与之前一样，0是储存，1是同步；而是当CLK从0变为1或从1变为0时进行刷新。以上图第一个结构为例，当CLK从0变为1时，右边D Latch的CLK输入端瞬时改变，使Q与N同步；而左边D Latch因非门影响，短暂地维持了1的状态，即D与N仍然同步。因此，此时Q、N、D保持一致，实现刷新：
Register
Register将多个D Flip-Flop连在同一个CLK上，由于每个D Flip-Flop可传递一个二进制位，因此Register可以表示二进制数：
将组合电路与Register结合，可以同时实现逻辑运算和数据储存，其中组合电路用于逻辑运算，Register用于存储。
同步时序电路
给所有Register接上相同的CLK信号：
由于Register之间的逻辑运算需要时间，我们给CLK接上周期性的信号，就可以让信息传递和逻辑运算交替进行。
如果我们把一个任务拆成多个逻辑运算的部分，使得它们能并行计算，就可以提高计算的效率：
不过这也要求CLK的频率更高，因此任务不可能无限拆分。
例题
现在有一个二进制序列，每次操作你可以选择一个子序列，将子序列所有数右移一位，即 
；求出最少的操作次数，使得新序列与原序列按位异或后的值全为1（即每位取反）。
注意一个序列 
 为另一个序列 
 的子序列，当且仅当 
 删掉若干字符（可以不删）后等于 
 .
分析：我们先分析题目，显然可以发现每次子序列必须是01交替出现，即01010或10101；如果中间有连续的0或1，那么右移的时候连续的一段其实和不移的效果是一样的。那么问题就转化为最少可以把原序列分成多少个01序列。这样我们只需要看最长的一段1与最长一段0中长度的最大值即可。
我们构造： 
，那么答案就是 ：
即最大/最小连续子序列和.
考虑动态规划，inputs是序列中当前的数 
 ，State就是递推出的 
，State logic则是状态转移方程，Output logic则是判断当前序列是否读入完。那么每次CLK刷新， 
 由Next state同步到到state，并和inputs通过State logic的状态转移方程来求出Next State.

什么是时序电路？
组合电路是根据当前输入信号的组合来决定输出电平的电路，换言之，就是现在的输出不会被过去的输入所左右，也可以说成是，过去的输入状态对现在的输出状态没有影响的电路。
时序电路和组合电路不同，时序电路的输出不仅受现在输入状态的影响，还要受过去输入状态的影响。
那么，如何才能将过去的输入状态反映到现在的输出上呢？时序电路到底需要些什么呢？
人类总是根据过去的经验，决定现在的行动，这时我们需要的就是—记忆，同样时序电路也需要这样的功能，这种能够实现人类记忆功能的元器件就是触发器。
按结构和功能，触发器可以分为RS型、JK型、D型和T型，在这里，我们只讲解比较有代表性的类型，RS型和D型。
触发器就像一个跷跷板
触发器的工作方式与日本的"起坐亲子游戏"很象，日本的"起坐亲子游戏"，指的就是公园里的跷跷板，想起跷跷板，就能想象出RS触发器的工作原理。
图1：RS触发器的电路图
图2就是一个跷跷板，这个跷跷板有些生锈，即使没有人坐，也不能恢复水平状态，请记住它保持倾斜的样子，假设：
(1)跷跷板的两端是输出Q和Q#。
(2)左右的2个人是R君和S君，表示输入，坐上跷跷板表示逻辑高H状态，没有在跷跷板上表示逻辑低L状态。
(3)每次只允许一个人坐，两人不能同时坐。
图2：跷跷板的初始状态
Q=L、Q#=H、R=L、S=L
当S君坐上跷跷板(S=H)时，输出Q就变为H(Q#变成L)(图3 )。
图3：S君坐在跷跷板上的状态
Q=H、Q#=L、R=L、S=H
即使S君下来了，跷跷板也不会改变动作(S=L)，Q#还是L，不改变(图4)。
图4：S君从跷跷板上下来的状态
Q=H、Q#=L、R=L、S=L
当R君坐上跷跷板时，Q变成L(Q#变成H)，当R君从跷跷板上下来时，也会保持L状态，从这个过程来看，我们是不是可以说跷跷板记住了以前坐过它的人呢。
用真值表表示RS触发器的工作过程，就像图5所示一样，表中Q0和Q0#表示的是输入变化以前的输出。
图5：RS触发器的真值表
RS触发器是最简单的触发器，主要用于防止机械式开关的误操作。
按时钟变化记忆的D触发器
D触发器是在时钟信号(CK)的上升沿(信号从L→H的变化)或下降沿(信号从H→L的变化)时，保持输入信号状态，改变输出信号的触发器。
图6：D触发器
图7：D触发器的真值表
Q0：输入变化前的输出
x：H或L都可以
↑：L向H的转移
现在，我们用跷跷板来说明D触发器的工作原理，跷跷板的初始状态如图8所示，D君坐上跷跷板表示输入为H，从跷跷板上下来表示输入为L，跷跷板的另一边，放一个比D君轻的重物。
另外这个跷跷板与一般的跷跷板不同，只有在时钟CK上升沿时，才改变跷起的方向。
图8：D触发器的初始状态
CK=L、D=H、Q=L、Q#=H
看着图8，你不觉得有些奇怪吗？D君坐在跷跷板上，却没有变化，按理说，由于D君比重物重，D君(Q#)应该降下来，才对。
为什么跷跷板没有发生变化呢，这是因为CK还保持L状态，当CK变为H(CK上升)时，跷跷板就跷起来了，D君就下降了(图9)。
图9：D触发器的CK处于上升状态
D=H、Q=H、Q#=L
然后，CK就稳定在H状态，这时，不管D君是从跷跷板上下来，还是再坐上去，跷跷板都不动，只要不在CK的上升状态，跷跷板就一直保持以前的状态。
这种动作的触发器被称为D触发器，具有在时钟上升瞬间，保持(记忆)输入状态的功能，是一种时钟同步时序电路。
D触发器是时序电路的基本元件，用途广泛，D触发器的多级组合，可以做成移位寄存器、分频电路等，也可用于CPU内部的寄存器等。
SRAM是触发器构成的吗？
触发器可以记忆H或L，1位的信息，大量排列触发器，并使之具有可选择性后，就可以构成SRAM。
由于SRAM的输入输出速度比DRAM和闪存的访问速度高得多，所以，常用作CPU的缓存和寄存器。
尽管我们这样说，实际上CPU中内置的存储器或寄存器并非使用的是RS触发器这样的逻辑门。
由于使用逻辑门，会使电路规模变大，所以，一般使用4到6个FET，再经过优化构成存储器的1位(图A)。
图A：SRAM的基本电路
时钟同步电路的必要性
我们分两次，组合电路和时序电路，对逻辑电路的基础进行了讲解，实际上，在设计逻辑电路时，有很多应该注意的事项，其中特别重要的就是关于时钟同步电路的注意事项。
在组合电路中，微小的信号传输迟延，都有可能造成输出毛刺，尽管毛刺是一个极其短暂的信号，但也可以引起逻辑电路的误动作，为了回避这个问题，就要使用时钟同步电路。
图10：时钟同步电路的思路
图10给出了时钟同步电路的概要，如图所示，其构造是在FF(触发器)之间夹着组合电路，毛刺是组合电路在输出稳定之前，输出的短暂信号。
因此，在组合电路输出稳定以后，再改变时钟，用触发器保持这个输出，就可以回避这种误动作了。
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