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    嵌入式高速串行总线技术应用对比

    SRIO总线

    SRIO(Serial RapidIO)是一种低延时、基于包交换和分发结构的、支持消息和读写操作的、具有容错机制和流量控制的、高效率低功耗、可支持数千个节点的新型总线结构。
    SRIO总线的定位是针对嵌入式系统多处理器间的互连。

    JESD204总线

    JESD204总线是面向DAC、ADC的串行通信总线结构。
    JESD204协议采用CML(Current Mode Logic)电平,以一对差分线代替原来并行的12~16位数据线,实现ADC、DAC器件的串行通信接口。

    PCIE

    PCIE主要用于PC领域的高速串行通信。
    PCIE是PC内的系统总线或局部系统总线,用于连接CPU及各种功能的外设,是一种通用总线结构。
    PC领域有一个中央处理器CPU,其余均为CPU的外设,即只有一个主设备。

    SATA总线

    SATA主要用于实现PC领域的存储。
    SATA是面向硬盘存储的总线接口。

    Aurora

    Aurora总线协议由Xilinx公司于2002年首次提出,是针对FPGA间的高速串行数据传输总线。
    与SRIO,PCIE总线相比,Aurora总线特征明显,用于解决FPGA之间的数据传输,速率任意,不支持交换结构。

    FC标准

    SRIO主要用于解决嵌入式处理器之间的互联,JESD204实现ADC、DAC与FPGA之间的接口,SATA主要用于实现PC领域的存储,而企业级的存储区域网络(SAN,Storage Area Network)也需要一种高速的串行通信技术用于代替并行的SCSI方式了,FC总线标准诞生了。
    FC准备综合了通道技术和网络技术这两种技术的各自优势。通道技术的设计目的是为了使数据信息在设备缓存间能够快速传输,而不需要进行很多的逻辑操作,属于一种硬件密集型的技术,如前面的SRIO;
    网络技术属于一种软件密集型技术,具有操作大量节点的能力,网络上的数据包通过网络技术可以被路由到许多设备中的某个节点上,典型应用为SAN。

    VPX架构

    VPX是嵌入式串行总线的集大成者,可以在嵌入式系统中实现多种总线的互连。

    参考文献:
    嵌入式高速串行总线技术-基于FPGA实现与应用

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  • 串行总线技术(一)-串行总线结构(以PCIe为例)串行总线的出现在早期的计算机系统中,多数外围设备使用并行总线结构。这些总线包括PCI和PATA(并行ATA)。当通信速率较低时,并行总线结...

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    串行总线技术(一)-串行总线结构(以PCIe为例)

    串行总线的出现

    在早期的计算机系统中,多数外围设备使用并行总线结构。这些总线包括PCI和PATA(并行ATA)。当通信速率较低时,并行总线结构可以设计得非常简单和有效,可以连接大量外围设备。通过使用中央仲裁机制,可以方便地实现总线设备间的通信:然而,当速率和带宽不断增加时,并行结构的潜力不断被发掘并不再能够满足系统设计要求。

    并行总线结构的带宽可以通过增加总线宽度或者提高总线的工作频率来实现,但这种增加带宽的方式会逐渐变得困难。并行总线会占用很多引脚,而对现代数字芯片来说,单一芯片中集成了大量的功能,引脚本身就是一种非常紧张的资源,这为继续增加总线宽度带来了困难。

    另外,总线频率已经进行了多次增加(如PCI-->PCIX),继续对大量信号线提高工作频率也变得更加困难。除此之外,并行结构还有一些固有不足,如没有包的概念,没有错误检验机制等。在并行总线中,传输的是数据突发片段,不是完整的数据包,也没有与所传输数裾 相关的CRC校验结果以进行差错控制。并行总线的不足促进串行总线结构的发展,这不仅克服了原有的缺陷,还带来了其他好处。如图所示为并行总线与串行总线示例。

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    现在的数字系统中有很多种串行总线。PCI Express(代替了并行PCI总线)、SATA(代替PATA)以及USB等就是一些常用的高速总线。这些总线的速率也从MHz达到了GHz。

    串行总线的优缺点

    优点

    • 占用引脚数量少

    串行总线使用一对信号线发送数据(TX+ TX-),使用一对信号线接收数据(RX+ RX-)。而PCI和PCIX等并行总线会占用大量引脚。

    • 差分信号

    TX和RX信号线上采用的是差分信号传输方式,这种传输方式具有很高的抗噪声能力。

    • 强错误检测能力

    串行协议使用基干包的数据传输方式,对数据包采用了CRC校验。相比于PCI中采用的奇偶校验,CRC校验具有很强的检错能力。

    • 纠错与恢复

    因为采用基于包的传输方式并且带有CRC校验,接收设备能够检测出接收数据包中的错误并通知发送端出现了传输错误,发送端可以重新发送出现错误的数据包。

    • 全双工数据和控制流

    数据包可以在TX信号线上传输,同时可以在RX信号线上接收控制信息。SATA使用类似HOLD的流控原语来实时阻止数据发送以避免数据溢出。

    • 分割式数据传输

    在分割式数据传输中,request和completion可以不出现在同一个数据传输操作中。这不是串行总线所特有的必要特征。所有的串行总线都使用包和分割式数据传输协议进行数据传输。多数早期的并行总线(PCI、AHB)不支持分割式数据传输。最新的并行总线,如AXI 开始支持这一协议。

    缺点

    串行总线也存在一些不利之处。

    • 只支持点到点连接

    通过串行总线只能连接两个设备,而对于并行总线,可以在单一总线上连接多个设备,并目.很容易增减总线上的设备。对于串行总线,我们需要使用交换机和多个总线设备连接。

    • 更大的延迟

    由于串行及分层结构特点,串行结构的总线延迟更大一些。

    串行总线结构

    串行总线结构只允许点到点连接,一条串行总线只能连接两个设备,而并行总线可以同吋连接多个设备。在串行总线结构中,总线设备中需要包括两个基本电路部件:MAC控制器(通常简称为控制器)和PHY(主要实现模拟收发功能)。MAC具有分层结构,通常包括三个 层次。PHY包括两个部分:PCS和PMA。PCS(Physical Coding Sublayer,物理编码子层)主要实现编解码等数字逻辑功能。PMA主要实现时钟恢复、均衡和信号电平检测等模拟功能。

    下面我们将以PCIe和SATA为例,对串行总线结构加以分析,如图所示。

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    MAC控制器包括三个层次:PHY逻辑层 、 数据链路层和事务层。每一层都有自己特定的功能。

    PHY逻辑层

    两个相互联接设备的PHY逻辑层之间使用PHY层包进行通信,称为有序训练集合,如图所示。PHY层包被用于建立链路和确定交互的操作速度,在训练阶段结束时,双方进入连接阶段,此时它们已经做好了传输数据链路层和事务层包的准备。PHY层包产生于PHY层,终结于另一侧的PHY逻辑层,不会上交给其他层次。

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    数据链路层

    数据链路层使用短的、固定长度(2个dword/8字节)的包在两个设备间交互链路信息,如图所示。这些包也被称为DLLP(Data Link Layer Packet,数据链路层包)。DLLP被用于交换信用信息、ACK、NAK和功率管理协议。DLLP在本层产生,终止于对端的同一层, 不会进一步向上提交。

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    事务层

    本层在两个设备间进行实际的数据交互,如下图所示。这些包被称为TLP(Transaction Layer Packet,事务层包),TLP为变长包。TLP包括头域、数据净荷和CRC校验。一个TLP由start-of-packet符号开始,以END符号结束。

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    串行总线时钟

    在PCIe中,平台提供100MHz参考时钟,通过PCIe插槽提供给总线设备。PCIe端点设备从PCIe连接器处获取该参考时钟并将其交给PHY PMA层。PMA内部有一个PLL,它根据输入的100MHz时钟和输入的RX数据流生成250MHz的时钟PCLK。PHY将PCLK提供给MAC发送数据(从MAC到PHY)和接收数据(从PHY到MAC)都同步于PCLK。对于PCIe,MAC的接收和发送电路工作在同一个时钟域。对于其他串行总线结构,如SATA收发电路时钟可能不同。在SATA中,发送和接收时钟是不同的,属于异步时钟。

    发送路径的微结构

    MAC和PHY PCS之间的接口是标准的,虽然这不一定必要,但标准化有利于IP核的开发,可提高不同芯片厂商IP核之间的互操作性。对于PCIe来说,该接口被称为PIPE接口。

    MAC提供的发送数据的位宽为8比特或16比特。PCLK的频率与数据总线的位宽有直接关系,数据位宽为8比特时,PCLK为250MHz数据位宽为16比特时,PCLK为125MHz,如图所示。

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    这两个频率是PCIe Genl所使用的,在Gen2中,二者都进行了翻倍。位宽变换电路模块可以将16比特的数据位宽转换成8比特的位宽,接着将其送入8b/10b编码器。编码器将每个8比特的数据转换成为10比特的编码值并将其传递到PHY的PMA层。PMA层使用一个高速时钟(Genl时为2.5GHz,Gen2时为5GHz)进一步将10比特的编码结果转换为单比特串行数据并通过TX信号线发出。

    接收路径的微结构

    PMA接收电路实现比特提取和串并变换功能,将单比特的串行接收数据变换成为10比特的并行数据,如图所示。

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    10比特的数据流从PMA接收电路进入PCS接收电路。此时的10比特数据流并非是字符对准的。在PCS内部,10比特数据流先后进入字符对准电路、弹性缓冲区、10b/8b解码电路并最终进入可选的8b/16b转换电路。

    字符对准

    PCIe接收的数据是以10比特的字符为组成单位的。PMA接收电路将接收数据组成10比特字符时没有按照字符边界进行。字符对准逻辑电路查找COMMA字符并以它为基础进行字符边界对准。对准后的字符流被送入弹性缓冲区,如图所示。

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    弹性缓冲区

    PCIe链路两端所使用时钟的标称值均为250MHz。它们可以使用平台提供的同一个时钟,或者选择它们自带的时钟源来生成250MHz的工作时钟。当使用相互独立的时钟时,它们之间会有微小的偏差(偏差可能非常微小,但不会为0),此时,经过一段时间之后,会造成数据的上溢或下溢。总线一端的时钟频率可能比另一端略微高一些,频率低的一端会出现数据缓冲区上溢,频率高的一端会出现数据缓冲区下溢。串行总线中使用弹性缓冲区来处理时钟频率上的微小差别。我们将对PCIe和SATA中的弹性缓冲区加以介绍。

    位宽为10比特的接收符号流被写入一个FIFO。按照PCIe协议,在发送数据时,会按照一定的间隔定期发送填充包(称为SKIP集合)。这些填充包可以在不影响数据净荷、编码/解码、扰码/解扰码的情况下快速插入和去除。写入逻辑持续将10比特的字符写入FIFO,读岀逻辑持续将FIFO中的字符读出。如果写入速度比读出速度快,FIFO中的数据深度将逐渐增加。

    当FIFO中的数据深度达到了预先设定的上限时,写入逻辑会丢弃1个或多个SKIP字符。类似地,当写入速度低于读出速度时,FIFO中的数据深度会逐渐降低,当深度降至预先设定的下限时,读出逻辑不再从FIFO中读出数据,它会暂停读出数据,同时向数据通路中插入一个SKIP符号。这里的FIFO就是弹性缓冲区,其内部数据深度是变化的,可以用于调整读写时钟频率的微小偏差,如图所示。

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    需要说明的是,这种工作机制可以用于处理微小的读写频率偏差,不适合处理较大的频率偏差(较大的时钟偏差需要深度较大的弹性缓冲区并且会引入较大的延迟)。规范中对频率偏差会提出限制,例如,PCIe中的频率偏差应小于300PPM。当时钟偏差被限定在一定PPM之内时,SKIP出现的间隔就可以计算得到。

    SATA使用了类似的机制,它会在每256个双字之间插入两个ALIGH原语。ALIGN原语根据两边的频率差可以快速地被丢弃或插入。

    10b/8b解码和8b/16b转换

    弹性缓冲区的输出进入解码器电路,它会将10比特的字符转换成为8比特的数据。如果PCS-MAC接口数据通道宽度为16比特,那么需要将两个连续的8比特数据拼接起来构成16比特的数据并送给接收MAC如果数据通路宽度为8比特,那么不需要做任何处理,直接送给接收MAC。

    后面会继续讲讲《串行总线更多结构》,敬请期待。

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    学习Xilinx FPGA最好的资料其实就是官方手册,下表总结了部分手册的主要介绍内容,关注我,持续更新中......

    文件名主标题内容简单介绍是否有中文版
    UG4767 Series FPGAs GTX/GTH  TransceiversGTX和GTH介绍,PCIe、serdes等学习必备
    UG4717 Series FPGAs SelectIO Resources描述 7 系列 FPGA 中可用的 SelectIO资源。
    UG1114PetaLinux Tools DocumentatonPetaLinux 工具文档 参考指南是,V2019.2
    UG949UltraFAST 设计方法指南(适用于 Vivado  Design Suite)赛灵思® UltraFast™  设计方法是用于为当今器件优化设计进程的一套最佳实践。这些设计的规模与复杂性需要执行特定的步骤与设计任务,从而确保设计每一个阶段的成功开展。依照这些步骤,并遵循最佳实践,将帮助您以最快的速度和最高的效率实现期望的设计目标是,V2018.1
    IP手册pg057FIFO GeneratorFIFO生成器IP使用手册
    pg104Complex Multiplier复数乘法器IP使用手册
    pg122RAM-Based Shift Register 移位寄存器IP使用手册

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  • SPI串行总线

    2019-03-30 22:57:46
    SPI是同步串行通信接口。英文是serial peripheral interface的缩写,也就是串行外围设备接口。 SPI是一种高速的、全双工、同步通信总线,标准的SPI也仅仅使用4个引脚,广泛用于EEPROM、Flash、RTC(实时时钟)、ADC...

    原理介绍:

    SPI是同步串行通信接口。英文是serial
    peripheral interface的缩写,也就是串行外围设备接口。

    SPI是一种高速的、全双工、同步通信总线,标准的SPI也仅仅使用4个引脚,广泛用于EEPROM、Flash、RTC(实时时钟)、ADC(数模转换器)、DSP(数字信号处理器)以及数字信号解码器上。SPI通信的速度很容易达到好几兆bps,所以可以用SPI总线传输一些未压缩的音频以及压缩的视频。SPI通信原理比I2C要简单,它主要是主从方式通信,这种模式通常只有一个主机和一个或者多个从机,标准的SPI是4根线,分别是SSEL(片选,也写作SCS)、SCLK(时钟,也写作SCK)、MOSI(主机输出从机输入Master Output/Slave Input)和MISO(主机输入从机输出Master Input/Slave Output)。

    SSEL:从设备片选使能信号。如果从设备是低电平使能的话,当拉低这个引脚后,从设备就会被选中,主机和这个被选中的从机进行通信。

    SCLK:时钟信号,由主机产生,和I2C通信的SCL有点类似。

    MOSI:主机给从机发送指令或者数据的通道。

    MISO:主机读取从机的状态或者数据的通道。

    在某些情况下,我们也可以用3根线的SPI或者2根线的SPI进行通信。比如主机只给从机发送命令,从机不需要回复数据的时候,那MISO就可以不要;而在主机只读取从机的数据,不需要给从机发送指令的时候,那MOSI可以不要;当一个主机一个从机的时候,从机的片选有时可以固定为有效电平而一直处于使能状态,那么SSEL可以不要;此时如果再加上主机只给从机发送数据,那么SSEL和MISO都可以不要;如果主机只读取从机送来的数据,SSEL和MOSI都可以不要。 3线和2线的SPI大家要知道怎么回事,实际使用也是有应用的,但是当我们提及SPI的时候,一般都是指标准SPI,都是指4根线的这种形式。

    先来学习两个名词:

    CPOL: Clock Polarity,就是时钟的极性。通信的过程分为空闲时刻和通信时刻,SCLK在数据发送之前和之后的空闲状态是高电平那么CPOL,那么CPOL = 1,如果空闲状态SCLK是低电平,那么CPOL = 0;如果空闲状态SCLK是低电平,那么CPOL = 0;

    CPHA: Clock Phase,就是时钟的相位。

    CPHA=1,就表示数据的输出是在一个时钟周期的第一个沿上,至于这个沿是上升沿还是下降沿,这要是CPOL的值而定,CPOL=1那就是下降沿,反之就是上升沿。那么数据的采样自然就是在第二个沿上了。

    CPHA=0,就表示数据的采样是在一个时钟周期的第一个沿上,同样它是什么沿由CPOL决定。那么数据的输出自然就在第二个沿上了。

    主机和从机要交换数据,就牵涉到一个问题,即主机在什么时刻输出数据到MOSI上而从机在什么时刻采样这个数据,或者从机在什么时刻输出数据到MISO上而主机什么时刻采样这个数据。同步通信的一个特点就是所有数据的变化和采样都是伴随着时钟沿进行的,也就是说数据总是在时钟的边沿附近变化或被采样。而一个时钟周期必定包含了一个上升沿和一个下降沿,这是周期的定义所决定的,只是这两个沿的先后并无规定。又因为数据从产生的时刻到它的稳定是需要一定时间的,那么,如果主机在上升沿输出数据到MOSI上,从机就只能在下降沿去采样这个数据了。反之如果一方在下降沿输出数据,那么另一方就必须在上升沿采样这个数据。

    每个clock周期内,SPI设备都会发送并接收1 bit数据,相当于有1 bit数据被交换了。数据传输高位在前,低位在后(MSB
    first)。SPI主从结构内部数据传输示意图如下图所示
    在这里插入图片描述

    下面是4种模式:

    模式0:CPOL = 0,CPHA = 0。SCK串行时钟线空闲是为低电平,数据的采样是在第一个沿上,也就是上升沿,数据的输出是在第二个沿上,也就是下降沿。
    在这里插入图片描述

    模式1:CPOL = 0,CPHA =
    1。SCK串行时钟线空闲是为低电平,数据的输出是在第一个沿上,也就是上升沿,所以数据的采样是在下降沿。
    在这里插入图片描述

    模式2:CPOL = 1,CPHA =
    0。SCK串行时钟线空闲是为高电平,数据的采样是在第一个沿上,也就是下降沿,所以数据的输出是在下降沿。
    在这里插入图片描述

    模式3:CPOL = 1,CPHA =
    1。SCK串行时钟线空闲是为高电平,数据的输出是在第一个沿上,也就是下降沿,所以数据的采样是在上升沿。
    在这里插入图片描述
    仿真程序后面补上

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  • 并行通信传输中有多个数据位,同时在两个设备之间传输。发送设备将这些数据位通过 对应的数据线传送...串行数据传输时,数据是一位一位地在通信线上传输的,先由具有几位总线的计算机内的发送设备,将几位并行数据经...

    并行通信传输中有多个数据位,同时在两个设备之间传输。发送设备将这些数据位通过 对应的数据线传送给接收设备,还可附加一位数据校验位。接收设备可同时接收到这些数据,不需要做任何变换就可直接使用。并行方式主要用于近距离通信。计算 机内的总线结构就是并行通信的例子。这种方法的优点是传输速度快,处理简单。

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    串行数据传输时,数据是一位一位地在通信线上传输的,先由具有几位总线的计算机内的发送设备,将几位并行数据经并--串转换硬件转换成串行方式,再逐位经传输线到达接收站的设备中,并在接收端将数据从串行方式重新转换成并行方式,以供接收方使用。串行数据传输的速度要比并行传输慢得多,但对于覆盖面极其广 阔的公用电话系统来说具有更大的现实意义。

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    串行数据通信的方向性结构有三种,即单工、半双工和全双工。

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    串行传输和并行传输的区别:

    从技术发展的情况来看,串行传输方式大有彻底取代并行传输方式的势头,USB取代IEEE 1284,SATA取代PATA,PCI Express取代PCI……从原理来看,并行传输方式其实优于串行传输方式。通俗地讲,并行传输的通路犹如一条多车道的宽阔大道,而串行传输则是仅能允 许一辆汽车通过的乡间公路。以古老而又典型的标准并行口(Standard Parallel Port)和串行口(俗称COM口)为例,并行接口有8根数据线,数据传输率高;而串行接口只有1根数据线,数据传输速度低。在串行口传送1位的时间内, 并行口可以传送一个字节。当并行口完成单词“advanced”的传送任务时,串行口中仅传送了这个单词的首字母“a”。

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  • 串行总线和并行总线、单工、半双工、全工 1、 随着现代处理器技术的发展,并行总线的传输速率已不能满足应用(受限于 位宽和信号同步,所有信号线共用一个时钟,所以信号与时钟很难做到同步),故产生串行总线...
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  • SPI、I2C、UART、USART串行总线协议的区别 发布时间:2010-10-09 10:57:39 技术类别:通信网络     SPI、I2C、UART三种串行总线协议的区别 第一个区别当然是...
  • 本系列文章通过联系高速串行的相关知识,从基础到进阶,可以助你很好地理解高速串行设计中的重难点。 短期可助于理解各厂家集成IP,高速协议等,长期有助于技术积累,提高技术修养。 相信无论新手还是行家,都会...
  • 树莓派 SPI,I2C,UART串行总线介绍

    千次阅读 2019-06-09 03:08:50
    很多人对总线串行等概念不熟悉特别是SPI,I2C,UART,GPIO等概念。 因此我收集了一些资料,用于总结。希望对大家有所帮助。 首先看一下树莓派上的接口: GPIO引脚 x 26 UART总线 x 1 SPI总线 x 1...
  • SPI、I2C、UART三种串行总线协议的区别 第一个区别当然是名字:  SPI(Serial Peripheral Interface:串行外设接口);  I2C(INTER IC BUS)  UART(Universal Asynchronous Receiver Transmitter:通用异步收发器...
  • I2C,SPI,UART,USART,USB 的区别及串行总线的选择 1、首先看看它名字真正的含义: SPI(Serial Peripheral Interface:串行外设接口); I2C(INTER IC BUS:意为IC之间总线) UART(Universal Asynchronous Receiver ...
  • 通用串行总线-USB简介

    千次阅读 2007-07-09 23:50:00
    在有些时候的总线还有可能挡机(stall),比如说象数据传送的时候突然被打断,这个时候通过host的重新配置可以实现总线的重新工作。 低层协议 USB的物理协议规定了大多数的在总线上的数据格式,通常一个全速的数据桢...
  • 为了更快的传输数据,我们能想到的办法除了一次多传输几位数据(增加并行总线的数量)之外,还有一种办法就是提高单通道的数据传输速率,然而随着单通道速率的提升,信号完整性问题又会变得越来越突出,尤其是串扰...
  • 目录 ... USB总线系统中的设备 4. USB2.0 传输协议 4.1 包(package)是什么? 4.1.1 同步域(SYNC) 4.1.2 标识符字段(PID) 4.1.3 数据字段(DATA) 4.1.4 循环冗余校验字段(CRC) 4...
  • 通用串行总线(USB)原理及接口设计

    千次阅读 2008-07-27 22:00:00
    来源于... 通用串行总线(USB)原理及接口设计 [ 来源:嵌入式技术网 点击数:2852 更新时间:2006-8-19 ] 摘要:以USB1.1为基础讨论了USB的基本原理、工作流程、通信协议和相应的关键
  • 1、首先看看它名字真正的含义:  SPI(Serial Peripheral Interface:串行外设接口);  I2C(INTER IC BUS:意为IC之间总线)  UART(Universal Asynchronous Receiver ... USB:Universal Serial BUS(通用串行总线
  • UART(Universal AsynchronousReceiverTransmitter:通用异步收发器)第二,区别在电气信号线上: SPI总线由三条信号线组成:串行时钟(SCLK)、串行数据输出(SDO)、串行数据输入(SDI)。SPI总线可以实现多个SPI...
  • UART总线是异步串口,一般由波特率产生器(产生的波特率等于传输波特率的16倍)、UART接收器、UART发送器组成,硬件上有两根线,一根用于发送,一根用于接收。 显然,如果用通用IO口模拟UART总线,则需一个输入口,一...

空空如也

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属于串行总线的是