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  • 时序电路和组合电路

    千次阅读 2014-11-20 15:51:34
    时序电路,是由最基本的逻辑门电路加上反馈逻辑回路(输出到输入)或器件组合而成的电路,与组合电路最本质的区别在于时序电路具有记忆功能。

    数字电路根据逻辑功能的不同特点,可以分成两大类,一类叫组合逻辑电路(简称组合电路),另一类叫做时序逻辑电路(简称时序电路)。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号,而且还取决于电路原来的状态,或者说,还与以前的输入有关。


    时序电路,是由最基本的逻辑门电路加上反馈逻辑回路(输出到输入)或器件组合而成的电路,与组合电路最本质的区别在于时序电路具有记忆功能。

    时序电路的特点是:输出不仅取决于当时的输入值,而且还与电路过去的状态有关。它类似于含储能元件的电感或电容的电路,如触发器锁存器计数器移位寄存器存储器等电路都是时序电路的典型器件,时序逻辑电路的状态是由存储电路来记忆和表示的。


    时序电路和组合电路的区别:
    时序电路具有记忆功能。时序电路的特点是:输出不仅取决于当时的输入值,而且还与电路过去的状态有关。
                                                   组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入,与电路原来的状态无关
    时序电路是 时序 逻辑 电路。时序,时间 顺序,是在时钟的推动下工作的,cpu就是一个复杂的时序电路组合逻辑电路时序逻辑电路的最根本区别在于:组合逻辑电路的输出在任一时刻只取决于当时的输入信号;而时序逻辑电路的输出,不仅和当前的输入有关,还和上时刻的输出有关,它具有记忆元件(触发器),可以记录前一时刻的输出状态,它可以没有输入,仅在时钟的驱动下,给出输出。

    时序电路的基本结构:


    结构特征:*电路由组合电路和存储电路组成

         *电路存在反馈

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  • 数字电路-组合逻辑电路

    千次阅读 2019-12-19 14:58:10
    摘要:本章将重点介绍组合逻辑电路的特点以及组合逻辑电路的分析方法和设计方法。首先讲述组合逻辑电路的共同特点和一般的分析方法和设计方法。然后就几种常用且经典的组合逻辑电路模块,从分析或设计的角度进行解读...

    摘要:本章将重点介绍组合逻辑电路的特点以及组合逻辑电路的分析方法和设计方法。首先讲述组合逻辑电路的共同特点和一般的分析方法和设计方法。然后就几种常用且经典的组合逻辑电路模块,从分析或设计的角度进行解读,并在模块的基础上,初步介绍如何用硬件描述语言描述组合逻辑电路。最后着重从物理概念上说明竞争-冒险现象及其成因,并扼要地介绍消除竞争-冒险现象的常用方法。

    基本概念  

    组合逻辑电路:任何时刻,输出状态只决定于同一时刻的输入状态的组合,而与电路原来状态无关的的逻辑电路。

    逻辑功能描述:对于任何一个多输入、多输出的组合逻辑电路,都可以用图1所示的框图表示。

    图1 组合逻辑电路特点

    图中a_{1}a_{2}、···、a_{n}表示输入变量,y_{1}y_{2}、···、y_{m}表示输出变量。输出与输入间的逻辑关系可以用一组逻辑函数表示:

                                                                         \left\{\begin{matrix}y_{1}=f_{1}\left ( a_{1} , a_{2} , \cdot \cdot \cdot, a_{n} \right ) \\ y_{2}=f_{2}\left ( a_{1} , a_{2} , \cdot \cdot \cdot, a_{n} \right ) \\ \cdot \cdot \cdot \\y_{m}=f_{m}\left ( a_{1} , a_{2} , \cdot \cdot \cdot, a_{n} \right ) \end{matrix}\right.

    组合逻辑电路的分析方法和设计方法

    分析步骤

    1. 由逻辑图逐级写出各输出端的逻辑表达式
    2. 化简(最简与或式)和变换各逻辑表达式
    3. 列出真值表
    4. 根据真值表和逻辑表达式对电路进行分析,并确定电路的功能

    设计步骤

    1. 进行逻辑抽象:分析问题的因果关系,确定输入输出变量,定义输入输出逻辑状态的含义,对给的的因果关系列真值表。
    2. 从真值表写出逻辑函数式。
    3. 选定器件类型
    4. 将逻辑函数化简或转换成适当的描述形式。
    5. 根据化解或转换后的逻辑式,画出逻辑电路的连接图
    6. 设计验证
    7. 工艺设计
    图2 组合逻辑电路的基本设计过程

     

    若干常用组合逻辑电路

    人们在实践中遇到的逻辑问题层出不穷,因而为解决这些逻辑问题而设计的逻辑电路也不胜枚举。其中有些逻辑功能电路经常、大量地出现在各种数字系统当中。这些逻辑功能电路包括编码器、译码器、数据选择器、数值比较器、运算器等。下面将对这些常用数字电路模块逐一进行介绍。

    编码器

    将二进制码按一定规律编排,使每组代码具有一特定的含义,称为编码。实现编码功能的逻辑电路称为编码器

    普通编码器

    任何时刻只允许输入一个编码信号,否则输出将发生混乱。

    图3 3位二进制编码器
    图4 二进制编码器真值表

    优先编码器

    在优先编码器电路中,允许同时输入两个以上的编码信号。不过在设计优先编码器时已经将所有的输入信号按优先顺序排了队,当几个输入信号同时 出现时,只对其中优先权最高的一个进行编码。

    图5给出了8线-3线优先编码器74HC148的逻辑图。如果不考虑由G1、G2和G3构成的附加控制电路,则编码器电路只有图中虚线框以内这一部分。

    图5 74LS148的逻辑图
    图6 74LS148真值表

    功能分析:

    • S’——片选端(选通输入端)

    S’=0时,正常工作; S’=1时,所有输出为高电平。

    • YS’——无编码指示端(选通输出端)

    YS’=0时,表示电路工作,但无编码输入;

    YS’=1,且S’=0时,表示电路工作且有编码。

    • YEX’——扩展端

    YEX’=0时,表示电路工作,且有编码输入;

    YEX’=1,且S’=0时,表示电路工作但无编码。

    二-十进制优先编码器

    在常用的优先编码器电路中,除了二进制编码器以外,还有一类称为二-十进制优先编码器。

    图7 74LS147的逻辑图

    译码器

    将具有特定含义的输入代码转换成相应的输出信号,称为译码。实现译码功能的逻辑电路称为译码器

    二进制译码器

    输入:二进制代码; 输出:与代码一一对应的高低电平信号。

    用二极管与门阵列组成的3线-8线译码器

    图8 二极管与门阵列组成的3线-8线译码器

    用二极管与门阵列构成的译码器虽然比较简单,但也存在两个严重的问题。其一是电路的输入电阻较低而输出电阻较高,其二是输出的高低电平发生偏移。因此,通常只在一些大规模集成电路内部采用这种结构,而在一些中规模集成电路译码器中多采用三极管集成门电路结构

    用与非门组成的3线-8线译码器

    图9 74LS138的逻辑图

     

    二-十进制译码器74LS42

    二-十进制译码器的逻辑功能是将输入CBD码的10个代码译成10个高、低电平输出的信号。

    图10 74LS42的逻辑图

    BCD-七段显示译码器7448

    七段字符显示器:常见的有半导体数码管、液晶显示器两种。

    图11 BCD-七段显示译码器7448逻辑图

    数据选择器

    在多路数据传送过程中,能够根据需要将其中任意一路挑选出来的电路,叫做数据选择器,也称为多路选择器或多路开关。

    数据选择器CC14539

    图12 CC14539的逻辑图

    加法器

    两个二进制数之间的算术运算无论是加、减、乘、除,目前在数字计算机中都是化作若干步加法运算进行的。因此,加法器是构成算术运算器的基本单元。

    1位加法器

    半加器:半加器是不考虑低位进位的一位二进制加法器。

    图13 半加器(a)逻辑图与 (b)符号

    全加器:全加器是考虑了低位进位的一位二进制加法器。

    图14 全加器逻辑图与符号

    多位加法器

    串行进位加法器:把全加器的进位输出接下一位全加器的进位输入,可构成串行多位加法器。

    图15 4位串行进位加法器

    对于串行4位加法器,从数据给出到得出结果,约需4个全加器的延时,因为高位的加运算只有在低位运算结果(进位输出)得出后才能进行,所以速度较慢。

    超前进位加法器:分析略。

    图16 4位超前进位加法器74HC283逻辑图

    数值比较器

    在一些数字系统中,经常要求比较两个数值的大小。为完成这一功能所设计的各种逻辑电路称为数值比较器

    1位数值比较器

    图17给出的是一种实用的1位数值比较器电路。

    图17 1位数值比较器

     

    多位数值比较器

    多位二进制比较,如果高位已比较出“>”或“<”, 低位不需要进一步比较, 否则要进一步比较低位数据。

    图18 4位数值比较器CC14585的逻辑图

    层次化和模块化的设计方法

    对于较复杂的组合逻辑电路,往往不适合用一组方程式直接描述它们的逻辑功能,因而需要用层次化和模块化的设计方法。

    层次化的设计方法是指“自顶而下”对整个设计任务进行分层和分块的划分,降低每层的复杂度,简化每个模块的功能;或“自底向上”地对每一个有限复杂度的模块进行实现或调用。模块化的设计方法是指将经过设计和验证的能完成一定功能的逻辑电路封装成模块,在后续的设计中都可以反复使用。

    这两种方法核心是首先将电路逐级分解为若干个简单的模块,然后再将这些模块设计好并连接起来。两种方法在设计实现中往往一起使用。

    可编程逻辑器件

    这点击这里初步了解,详见博主FPGA系列博客。

    硬件描述语言

    同上。

    组合逻辑电路中的竞争-冒险现象

    竞争冒险现象及其成因

    竞争:将门电路两个输入信号同时向相反的逻辑电平跳变(一个从1变为0,另一个从0变为1)的现象称为竞争

    竞争-冒险:由于竞争而在电路输出端可能产生尖峰脉冲的现象称为竞争-冒险

    竞争-冒险产生的原因:1.信号A、B不可能突变,状态改变要经历一段极短的过渡时间。2.信号A、B改变状态的时间有先有后,因为它们经过的传输路径长短不同,门电路的传输时间也不可能完全一样。

    图19 由于竞争而产生的尖峰脉冲

    检查竞争-冒险现象的方法

    公式判定法计算机辅助分析法实验检验法

    消除竞争-冒险现象的方法

    接入滤波电容:由于竞争-冒险而产生的尖峰脉冲一般都很窄(多在几十纳秒以内),所以只要在输出端并接一个很小的滤波电容,就足以把尖峰脉冲的幅度削弱至门电路的阈值电压以下。这种方法的优点是简单易行,而缺点是增加了输出电压波形的上升时间和下降时间,使波形变坏。

    引入选通脉冲:在电路中引入一个选通脉冲p。如图20所示。

    图20 引入选通脉冲

    修改逻辑设计:当竞争-冒险是由单个变量改变状态引起时,则可用增加冗余项的方法予以消除。

    参考链接

    1. 《数字电子技术基础》(第六版)高等教育出版社
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  • 组合逻辑电路

    千次阅读 2019-04-11 15:28:30
    组合逻辑电路分析 组合逻辑电路的设计 组合逻辑电路中的竞争冒险 若干典型的组合逻辑电路 ...

    组合逻辑电路分析

    组合逻辑电路的设计

    组合逻辑电路中的竞争冒险

    若干典型的组合逻辑电路

    组合可编程逻辑器件

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  • 数字电路组合逻辑电路

    千次阅读 2019-11-24 12:18:15
    逻辑门对应布尔运算,逻辑门组合对应布尔表达式,逻辑门组合的相互转换对应布尔表达式的相互转换。但无论逻辑门或者表达式如何改变,真值表永远不变。用逻辑门进行组合电路就叫做组合逻辑电路

    逻辑门对应布尔运算,逻辑门组合对应布尔表达式,逻辑门组合的相互转换对应布尔表达式的相互转换。但无论逻辑门或者表达式如何改变,真值表永远不变。用逻辑门进行组合的电路就叫做组合逻辑电路。

    思维导图

    在这里插入图片描述

    逻辑门

    知识点一: 在之前的文章数字电路之布尔代数和逻辑化简中提到,数字电路的基础知识是布尔运算,布尔代数的定律和狄摩根定理。与门对应布尔乘法,或门对应布尔加法,非门对应布尔非运算。在实际电路中,用PMOS和NMOS组合更容易实现一个与非门或者或非门。所以逻辑电路通常是由与非门或者或非门构成,而不是与门或门。

    图片来源
    在这里插入图片描述
    知识点二 :简单的逻辑门组合有异或门和同或门,异或逻辑为Y=ABˉ+AˉBY=A\bar{B}+\bar{A}B,同或逻辑为Y=AˉBˉ+ABY=\bar{A}\bar{B}+AB。同或逻辑类似一个比较器,相同为1,异同为0,异或逻辑则相反,相同为0,异同为1。

    知识点三:逻辑电路的构成有两个最基本的原则:
    与非门可以用来产生任何逻辑电路
    或非门可以用来产生任何逻辑电路
    这两个原则的本质就是布尔运算,以下两张图片展示了与非门和或非门构成非门,与门,或门的例子。
    在这里插入图片描述在这里插入图片描述
    知识点四:推小球背后的原理其实就是狄摩根定理。推小球的一个重要作用就是可以很快的从逻辑电路图中写出真值表。
    在这里插入图片描述

    加法器

    知识点一:两个输入位,产生一个和以及一个进位是半加器;两个输入位再加上一个进位输入,产生一个和以及一个进位是全加器。将一个全加器的进位输出作为下一个全加器的进位输入,可以组成多位异步进位加法器。异步进位加法器的缺点是输出延时高,上一级的进位输出完成后,下一级全加器才开始计算。
    在这里插入图片描述

    知识点二:为了解决异步加法器输出延时问题,提前得到每个全加器的输入进位,可得到超前进位加法器。一个全加器能出现的所有情况如下图所示:
    在这里插入图片描述
    由真值表可以得到CoutC_{out}的关系式为:

    Cout=AB+(A+B)CinC_{out}=AB+(A+B)C_{in},其中ABAB称为进位生成CgC_{g}A+BA+B称为进位传输CpC_{p}

    和的关系式为:
    Σ=(AB)Cin\Sigma=(A\bigoplus B)\bigoplus C_{in}

    因此,只要知道每一级全加器的输入,就可以立即知道每个全加器的进位生成与进位输出函数。这样,每个全加器的计算结果可同时生成。
    在这里插入图片描述

    比较器

    比较器用来判断两个二进制数是否相等,用一个同或逻辑就可以。结果只有三种情况:
    a) A=1, B=0 。结果不相等,且A大
    b)A=0, B=1,结果不相等,且B大
    c) A=B=1, A=B=0,结果相等
    在这里插入图片描述
    若多位数字进行判断,先从最高位开始,若高位相等,则判断下一位,若不相等,则直接得出结果

    代码转换器

    格雷码与二进制数的互转在跨时钟设计中经常用到。格雷码的特点是相邻码之间只有一位发生了变化,其目的是为了减少数据传输中的出错概率。四位格雷码与二进制,十进制数的关系如下:
    在这里插入图片描述
    二进制转格雷码最高有效位不变,从左到右,将每一对相邻的二进制码相加,舍去进位,得到下一个格雷码位。

    格雷码转二进制最高有效位不变,将得到的二进制码与下一位的格雷码相加,舍去进位,得到下一位二进制码。
    在这里插入图片描述
    一位不产生进位的加法电路用异或门就可以实现,下图左边为一个二进制-格雷码转换器器,右边为一个格雷码-二进制码转换器。
    在这里插入图片描述

    译码器与编码器

    译码器是一个非常重要的组合逻辑。在计算机中,程序指令以机器码的形式存在,为了使计算机执行指令,需要对指令译码。指令译码时指令流水线中的一步,过程如下:从存储器中取出指令,指令译码,从存储器读取操作数,执行指令,将结果写回存储器。
    基本的译码逻辑电路如下所示,图中电路对二进制1011进行译码。
    在这里插入图片描述
    常见的译码器还有BCD-十进制译码器,BCD-7段译码器。
    常见编码器有十进制-BCD编码器,其逻辑框图如下所示。实现起来很简单,只要把相对应的十进制数输入线相或,形成每个BCD输出。编码器的应用有键盘。
    在这里插入图片描述

    数据选择器(多路复用器)

    Verilog中的if…else 语句通常会综合一个数据选择器。如下为一个四选一数据选择电路。

    数据输出的总的表达式为:
    Y=D0S1ˉS0ˉ+D1S1ˉS0+D2S1S0ˉ+D3S1S0Y=D_{0}\bar{S_{1}}\bar{S_{0}}+D_{1}\bar{S_{1}}S_{0}+D_{2}S_{1}\bar{S_{0}}+D_{3}S_{1}S_{0}
    数据选择器在电路中应用非常广泛。在计算机网络中,一条共享总线就是连接系统中所有的计算机且用于交换数据的通路。一条共享总线可以连接存储器和输入/输出设备,这样这些设备就可以由系统中所有的计算机共享。对共享总线的访问是由总线判优器控制的,每次只允许一台计算机共享系统的总线。

    多路分配器

    在一个多路分配器中,数据从一条线路中被分配到几条线路上。如下面一个一线-四线多路分配器。数据输入线与所有的门连接,每一次,两条数据选择线只开通一个逻辑门,然后数据输入线上的数据通过这个选中的门,传送到相应的数据输出线上。
    在这里插入图片描述

    奇偶校验器

    基本奇偶校验器检测一个代码中,1的个数是偶数还是奇数。奇偶校验器用到的基本原理是:
    偶数个1相加的结果始终是0,奇数个1相加的结果始终是1
    用一个异或逻辑就可以实现上面的功能:
    在这里插入图片描述

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