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  • 虚拟存储器高速缓存总结

    千次阅读 2017-02-05 16:06:28
    所以,从应用程序层面,程序看到和使用虚拟地址都是属于虚拟存储器的。虚拟存储器充当一种中间转换角色,把虚拟地址对应主存转换到真实主存上面。 如图: 下图便是一个虚拟存储器的表示。

    概述

    为了更加有效的管理存储器并且少出错,现代操作系统提供了一种对主存的抽象,叫做虚拟存储器。虚拟存储器是被应用程序所意识和使用的。也就是说,它是被抽象出来的,虚拟出来的主存。所以,从应用程序的层面,程序看到的和使用的虚拟地址都是属于虚拟存储器的。虚拟存储器充当一种中间转换的角色,把虚拟地址对应的主存转换到真实的主存上面。

    如图:


    下图便是一个虚拟存储器的表示。


    虚拟存储器是不存在的,是虚拟出来的,如程序文件段,它是对应在磁盘上程序文件所在位置的代码段的,主存中可能存在着一部分或全部的缓存。运行时堆段对应着磁盘上的swap区,主存中可能存在着一部分或全部的缓存。所以,虚拟存储器也可以说对程序段的组织,当需要访问时,再到主存或者虚拟存储器指向的真正位置去取。

    虚拟存储器的作用:
    • 它将主存看成是磁盘的一个高速缓存,在主存中只保留活动的区域,并根据需要在磁盘和主存之间传送数据,进而高效的利用有限的主存。
    • 它为每个程序提供了一致的地址空间(虚拟地址空间),简化了存储器管理。例如,加载、链接和共享因虚拟存储器而变的简单。
    • 它保护每个进程的地址空间不被其他进程破坏。每个进程的地址空间是私有的,即使所有进程的地址空间范围是一样的,访问的地址也可能相同,但虚拟存储器管理着进程能访问到的真实内存,假如程序访问不存在或使用错误权限访问都将返回错误。

    虚拟寻址和物理寻址

    程序使用虚拟寻址,物理内存使用物理寻址。

    程序执行是产生一条虚拟地址,通过MMU(内存管理单元),转换为物理地址,使用该物理地址访问物理内存,取得数据。

    地址空间

    地址空间包括虚拟地址空间和物理地址空间。假如一个存储器的容量是N=2n字节,那么他有N个地址,n位的地址空间。

    CPU产生的地址是虚拟地址,属于虚拟地址空间。现代系统有32位和64位地址空间,这个地址空间就是虚拟地址空间。

    物理地址空间是用来寻址物理内存的。

    地址空间的概念很重要,它清楚的区分了数据对象(字节)和它们的属性(地址)。那么可以将其推广,允许每个数据对象有多个独立的地址,其中每个地址都选自一个不同的地址空间。这也是虚拟存储器的基本思想。

    虚拟存储器架构

    如图:

    缩写解释:

    VA:虚拟地址

    VPN:虚拟页号

    PTE:页表项

    PTEA:页表项地址

    PA:物理地址

    DATA:数据

    MMU:内存管理单元

    TLB:地址翻译缓冲器

    设置存储器层次结构主要是为了缓存低速的存储器。主存是对磁盘等设备的缓存,cache是对主存的缓存,tlb是对主存页表的缓存。

    寻址方式:

    • tlb是虚拟地址寻址的。
    • cache、主存是物理地址寻址的。
    • 磁盘是磁盘的方式地址寻址的。
    图解:
    • CPU产生一个虚拟地址,虚拟地址传送到MMU中,MMU首先根据虚拟地址在tlb中找对应的项,对应的项中包含虚拟地址对应的物理地址,如果找到,就用得到的物理地址在cache中找物理地址对应的数据,如果找到,就把数据从cache中返回给CPU。上述的情况是最理想的情况,即tlb命中,cache也命中。
    • 如果tlb未命中,则MMU根据VA,应用一定的逻辑计算出PTE的物理地址(PTEA)。用PTEA在cache中找对应的数据(PTE),如果cache命中,把PTE返回给MMU,并填充到TLB中,下次再查找TLB时,TLB就会命中了。
    • 如果CACHE未命中,则用PA从主存中取数据,返回数据并填充CACHE对应部分,下次就可以从CACHE中命中。
    • 还有一种情况是,如果请求的数据未在主存中缓存,而是在磁盘中,例如页表项(PTE)中对应的地址是磁盘的地址,主存未命中,称为缺页,则缺页处理程序(操作系统)从主存中找到合适的位置,把磁盘中的内容填充到相应位置。

    存储器的相联方式

    存储器的相联方式有全相联、组相联、直接相联。关于相联方式,现在暂不更新,网上有很多讨论了。有一点,我觉得可以提下,理解相联方式,最后最好从2进制的位变化形式去理解,这样对理解虚拟地址到物理地址的转换很有好处。

    主存对磁盘的缓存

    主存和磁盘之间缓存的单位是页。页的大小默认是4k,也有大页2M,甚至1G的,关于大页的讨论,以后再写文章讨论。也就是说,主存缓存磁盘内容是页大小的整数倍,那么页的基地址的最后12位必然是全0的。

    cache的访问速度是主存的10倍,主存的访问速度是磁盘(机械)的100000倍。所以,缺页的代价是严重的,所以主存对磁盘的相联方式采用全相联的方式,即磁盘上的一页可以放到主存的任意一页中。并且因为访问磁盘的时间很长,主存总是采用写回的方式,而不是直写。
    因为主存的容量相对于磁盘的容量是很小的,所以当运行的程序多的时候,很可能发生没有闲置的主存了,这时候会发生主存页面换出(swap),页面替换处理会找到一个最近最不可能用到的物理页面换出到磁盘,然后把请求的页面放到该物理页面处。所以,系统中可分配的内存总量 = 物理内存的大小 + 交换设备的大小。交换设备可能是swap区和文件。

    cache对主存的缓存

    cache和主存之间缓存的单元是cache行,每个cache行是64字节。和主存对磁盘缓存不同的是,因为cache和主存的速度相差只有10倍,所以当cache miss时的开销并没有那么大。于是cache与主存之间采用简单、快速的组相联方式。采用的寻址方式是物理地址寻址。

    虚拟地址和物理地址的转换

    虚拟地址是属于虚拟地址空间的,物理地址是属于物理地址空间,但两者都对应着同一个数据对象。除了这个两个地址空间,其实还有一个磁盘地址空间。CPU为了取得数据,最终必须以物理地址的形式获取。

    页表

    页表是虚拟地址和物理地址对应的表。在内存中的表现形式是数组。操作系统负责创建和维护,每个进程都有各自的页表,都存放在主存中。页表是常驻主存的,不被换出。一个虚拟地址对应的物理地址或者磁盘地址和标记(64位字节)叫做页表项。页表项相对页表基地址(数组基地址)的偏移,是MMU根据虚拟地址和相联方式计算出来的。一般页表也按多级页表存放的,例如intel i7的页表是四级页表,但2M大页的页表就是3级页表了。多级页表可以减小页表占用的空间。

    MMU

    虚拟地址转换到物理地址是通过MMU完成的。MMU负责把虚拟地址和页表基地址组合成页表项的地址,然后再根据页表项中的有效位等标记检查页表项是否有效、是否在主存中。如果有效且缓存在主存中就向主存获取数据(会先尝试从cache中获取)。如果未被缓存在主存中,而是在磁盘中,则触发缺页处理程序,从磁盘换入主存中和相应的cache中。

    TLB对页表的缓存

    CPU每产生一个虚拟地址,访问主存,都涉及到从虚拟地址到物理地址的转换,都会访问页表,因此,如果访问的页表项被缓存在cache中,将大大提高获取数据的速度。现在的系统采用专门的cache结构——TLB,来缓存页表项。采用专门的TLB,原因有,因为有了页表基地址之后,页表项是虚拟地址寻址的,所以TLB采用虚拟地址更加方便,但cache结构是采用物理地址寻址的,所以设置了专门的TLB结构缓存页表。

    TLB种类:

    在X86体系的CPU里边,一般都设有如下4组TLB:

    • 第一组:缓存一般页表(4K字节页面)的指令页表缓存(Instruction-TLB)
    • 第二组:缓存一般页表(4K字节页面)的数据页表缓存(Data-TLB)
    • 第三组:缓存大尺寸页表(2M/4M字节页面)的指令页表缓存(Instruction-TLB)
    • 第四组:缓存大尺寸页表(2M/4M字节页面)的数据页表缓存(Data-TLB)

    实例:intel core i7 高速缓存结构

    结构化的高速缓存层次结构


    说明:
    • L1cache通常包括两个单独的i-cache(指令cache)、d-cache(数据cache)
    • L3 cache是同一颗CPU多核间共用的。

    i7存储器系统


    说明:

    L2统一TLB:Second-level Unified TLB(4-Kbyte Pages),通常称为STLB,是i7在原TLB上专门增加的又一级更大的512条目的TLB cache,这样的话TLB的缓存就不用缓存在cache系统中了,而是缓存在STLB中。当TLB和STLB都不明中的时候,MMU会把主存中的相关页表项缓存在STLB中,而非L1、L2、L3cache系统中。

    i7高速缓存参数


    i7详细cache结构


    另外奔腾4和至强系类的cache结构:

    intel高速缓存参数:

    Table 1. Characteristics of the Caches, TLBs, Store Buffer, and
    Write Combining Buffer in Intel 64 and IA-32 Processors

    Cache or Buffer

    Characteristics

    Trace Cache1

    • Pentium 4 and Intel Xeon processors (Based on Intel NetBurst® microarchitecture): 12 Kìops, 8-way set
    associative.
    • Intel Core i7, Intel Core 2 Duo, Intel® Atom™, Intel Core Duo, Intel Core Solo, Pentium M processor: not
    implemented.
    • P6 family and Pentium processors: not implemented.

    L1 Instruction Cache

    • Pentium 4 and Intel Xeon processors (Based on Intel NetBurst microarchitecture): not implemented.
    • Intel Core i7 processor: 32-KByte, 4-way set associative.
    • Intel Core 2 Duo, Intel Atom, Intel Core Duo, Intel Core Solo, Pentium M processor: 32-KByte, 8-way set
    associative.
    • P6 family and Pentium processors: 8- or 16-KByte, 4-way set associative, 32-byte cache line size; 2-way set
    associative for earlier Pentium processors.

    L1 Data Cache

    • Pentium 4 and Intel Xeon processors (Based on Intel NetBurst microarchitecture): 8-KByte, 4-way set
    associative, 64-byte cache line size.
    • Pentium 4 and Intel Xeon processors (Based on Intel NetBurst microarchitecture): 16-KByte, 8-way set
    associative, 64-byte cache line size.
    • Intel Atom processors: 24-KByte, 6-way set associative, 64-byte cache line size.
    • Intel Core i7, Intel Core 2 Duo, Intel Core Duo, Intel Core Solo, Pentium M and Intel Xeon processors: 32-
    KByte, 8-way set associative, 64-byte cache line size.
    • P6 family processors: 16-KByte, 4-way set associative, 32-byte cache line size; 8-KBytes, 2-way set
    associative for earlier P6 family processors.
    • Pentium processors: 16-KByte, 4-way set associative, 32-byte cache line size; 8-KByte, 2-way set
    associative for earlier Pentium processors.

    L2 Unified Cache

    • Intel Core 2 Duo and Intel Xeon processors: up to 4-MByte (or 4MBx2 in quadcore processors), 16-way set
    associative, 64-byte cache line size.
    • Intel Core 2 Duo and Intel Xeon processors: up to 6-MByte (or 6MBx2 in quadcore processors), 24-way set
    associative, 64-byte cache line size.
    • Intel Core i7, i5, i3 processors: 256KBbyte, 8-way set associative, 64-byte cache line size.
    • Intel Atom processors: 512-KByte, 8-way set associative, 64-byte cache line size.
    • Intel Core Duo, Intel Core Solo processors: 2-MByte, 8-way set associative, 64-byte cache line size
    • Pentium 4 and Intel Xeon processors: 256, 512, 1024, or 2048-KByte, 8-way set associative, 64-byte cache
    line size, 128-byte sector size.
    • Pentium M processor: 1 or 2-MByte, 8-way set associative, 64-byte cache line size.
    • P6 family processors: 128-KByte, 256-KByte, 512-KByte, 1-MByte, or 2-MByte, 4-way set associative,
    32-byte cache line size.
    • Pentium processor (external optional): System specific, typically 256- or 512-KByte, 4-way set associative,
    32-byte cache line size.

     

    L3 Unified Cache

    • Intel Xeon processors: 512-KByte, 1-MByte, 2-MByte, or 4-MByte, 8-way set associative, 64-byte cache line
    size, 128-byte sector size.
    • Intel Core i7 processor, Intel Xeon processor 5500: Up to 8MByte, 16-way set associative, 64-byte cache
    line size.
    • Intel Xeon processor 5600: Up to 12MByte, 64-byte cache line size.
    • Intel Xeon processor 7500: Up to 24MByte, 64-byte cache line size.

     

    Instruction TLB
    (4-KByte Pages)

    • Pentium 4 and Intel Xeon processors (Based on Intel NetBurst microarchitecture): 128 entries, 4-way set
    associative.
    • Intel Atom processors: 32-entries, fully associative.
    • Intel Core i7, i5, i3 processors: 64-entries per thread (128-entries per core), 4-way set associative.
    • Intel Core 2 Duo, Intel Core Duo, Intel Core Solo processors, Pentium M processor: 128 entries, 4-way set
    associative.
    • P6 family processors: 32 entries, 4-way set associative.
    • Pentium processor: 32 entries, 4-way set associative; fully set associative for Pentium processors with MMX
    technology.

     

    Data TLB (4-KByte
    Pages)

    • Intel Core i7, i5, i3 processors, DTLB0: 64-entries, 4-way set associative.
    • Intel Core 2 Duo processors: DTLB0, 16 entries, DTLB1, 256 entries, 4 ways.
    • Intel Atom processors: 16-entry-per-thread micro-TLB, fully associative; 64-entry DTLB, 4-way set
    associative; 16-entry PDE cache, fully associative.
    • Pentium 4 and Intel Xeon processors (Based on Intel NetBurst microarchitecture): 64 entry, fully set
    associative, shared with large page DTLB.
    • Intel Core Duo, Intel Core Solo processors, Pentium M processor: 128 entries, 4-way set associative.
    • Pentium and P6 family processors: 64 entries, 4-way set associative; fully set, associative for Pentium
    processors with MMX technology.

     

    Instruction TLB
    (Large Pages)

    • Intel Core i7, i5, i3 processors: 7-entries per thread, fully associative.
    • Intel Core 2 Duo processors: 4 entries, 4 ways.
    • Pentium 4 and Intel Xeon processors: large pages are fragmented.
    • Intel Core Duo, Intel Core Solo, Pentium M processor: 2 entries, fully associative.
    • P6 family processors: 2 entries, fully associative.
    • Pentium processor: Uses same TLB as used for 4-KByte pages.

     

    Data TLB (Large
    Pages)

    • Intel Core i7, i5, i3 processors, DTLB0: 32-entries, 4-way set associative.
    • Intel Core 2 Duo processors: DTLB0, 16 entries, DTLB1, 32 entries, 4 ways.
    • Intel Atom processors: 8 entries, 4-way set associative.
    • Pentium 4 and Intel Xeon processors: 64 entries, fully set associative; shared with small page data TLBs.
    • Intel Core Duo, Intel Core Solo, Pentium M processor: 8 entries, fully associative.
    • P6 family processors: 8 entries, 4-way set associative.
    • Pentium processor: 8 entries, 4-way set associative; uses same TLB as used for 4-KByte pages in Pentium
    processors with MMX technology.

     

    Second-level Unified
    TLB (4-KByte
    Pages)

    • Intel Core i7, i5, i3 processor, STLB: 512-entries, 4-way set associative.

     

    Cache or Buffer

    Characteristics

     


    i7地址翻译


    说明:

    VPN和VPO的翻译是同步进行的,在用VPN查找页表中对应的PPN的同时,用VPO(12位)查找L1 cache(6+6位)取得其中的标记,再用PPN和标记比较,检查是否命中。

    i7页表翻译

    不太复杂就不解释了。

    参考文献

    • 深入理解计算机系统(原书第3版)
    • Intel®64 and IA-32 Architectures Software Developer’s Manual Volume 3A: SystemProgramming Guide, Part 1



    展开全文
  • 转载链接: ... 概述 为了更加有效管理存储器并且少出错,现代操作系统提供了一种对主存抽象,叫做虚拟存储器。...所以,从应用程序层面,程序看到和使用虚拟地址都是属于虚拟存储器

    转载链接:

    https://blog.csdn.net/chen98765432101/article/details/54881652###

    概述

    为了更加有效的管理存储器并且少出错,现代操作系统提供了一种对主存的抽象,叫做虚拟存储器。虚拟存储器是被应用程序所意识和使用的。也就是说,它是被抽象出来的,虚拟出来的主存。所以,从应用程序的层面,程序看到的和使用的虚拟地址都是属于虚拟存储器的。虚拟存储器充当一种中间转换的角色,把虚拟地址对应的主存转换到真实的主存上面。

    如图:


    下图便是一个虚拟存储器的表示。


    虚拟存储器是不存在的,是虚拟出来的,如程序文件段,它是对应在磁盘上程序文件所在位置的代码段的,主存中可能存在着一部分或全部的缓存。运行时堆段对应着磁盘上的swap区,主存中可能存在着一部分或全部的缓存。所以,虚拟存储器也可以说对程序段的组织,当需要访问时,再到主存或者虚拟存储器指向的真正位置去取。

    虚拟存储器的作用:
    • 它将主存看成是磁盘的一个高速缓存,在主存中只保留活动的区域,并根据需要在磁盘和主存之间传送数据,进而高效的利用有限的主存。
    • 它为每个程序提供了一致的地址空间(虚拟地址空间),简化了存储器管理。例如,加载、链接和共享因虚拟存储器而变的简单。
    • 它保护每个进程的地址空间不被其他进程破坏。每个进程的地址空间是私有的,即使所有进程的地址空间范围是一样的,访问的地址也可能相同,但虚拟存储器管理着进程能访问到的真实内存,假如程序访问不存在或使用错误权限访问都将返回错误。

    虚拟寻址和物理寻址

    程序使用虚拟寻址,物理内存使用物理寻址。

    程序执行是产生一条虚拟地址,通过MMU(内存管理单元),转换为物理地址,使用该物理地址访问物理内存,取得数据。

    地址空间

    地址空间包括虚拟地址空间和物理地址空间。假如一个存储器的容量是N=2n字节,那么他有N个地址,n位的地址空间。

    CPU产生的地址是虚拟地址,属于虚拟地址空间。现代系统有32位和64位地址空间,这个地址空间就是虚拟地址空间。

    物理地址空间是用来寻址物理内存的。

    地址空间的概念很重要,它清楚的区分了数据对象(字节)和它们的属性(地址)。那么可以将其推广,允许每个数据对象有多个独立的地址,其中每个地址都选自一个不同的地址空间。这也是虚拟存储器的基本思想。

    虚拟存储器架构

    如图:

    缩写解释:

    VA:虚拟地址

    VPN:虚拟页号

    PTE:页表项

    PTEA:页表项地址

    PA:物理地址

    DATA:数据

    MMU:内存管理单元

    TLB:地址翻译缓冲器

    设置存储器层次结构主要是为了缓存低速的存储器。主存是对磁盘等设备的缓存,cache是对主存的缓存,tlb是对主存页表的缓存。

    寻址方式:

    • tlb是虚拟地址寻址的。
    • cache、主存是物理地址寻址的。
    • 磁盘是磁盘的方式地址寻址的。
    图解:
    • CPU产生一个虚拟地址,虚拟地址传送到MMU中,MMU首先根据虚拟地址在tlb中找对应的项,对应的项中包含虚拟地址对应的物理地址,如果找到,就用得到的物理地址在cache中找物理地址对应的数据,如果找到,就把数据从cache中返回给CPU。上述的情况是最理想的情况,即tlb命中,cache也命中。
    • 如果tlb未命中,则MMU根据VA,应用一定的逻辑计算出PTE的物理地址(PTEA)。用PTEA在cache中找对应的数据(PTE),如果cache命中,把PTE返回给MMU,并填充到TLB中,下次再查找TLB时,TLB就会命中了。
    • 如果CACHE未命中,则用PA从主存中取数据,返回数据并填充CACHE对应部分,下次就可以从CACHE中命中。
    • 还有一种情况是,如果请求的数据未在主存中缓存,而是在磁盘中,例如页表项(PTE)中对应的地址是磁盘的地址,主存未命中,称为缺页,则缺页处理程序(操作系统)从主存中找到合适的位置,把磁盘中的内容填充到相应位置。

    存储器的相联方式

    存储器的相联方式有全相联、组相联、直接相联。关于相联方式,现在暂不更新,网上有很多讨论了。有一点,我觉得可以提下,理解相联方式,最后最好从2进制的位变化形式去理解,这样对理解虚拟地址到物理地址的转换很有好处。

    主存对磁盘的缓存

    主存和磁盘之间缓存的单位是页。页的大小默认是4k,也有大页2M,甚至1G的,关于大页的讨论,以后再写文章讨论。也就是说,主存缓存磁盘内容是页大小的整数倍,那么页的基地址的最后12位必然是全0的。

    cache的访问速度是主存的10倍,主存的访问速度是磁盘(机械)的100000倍。所以,缺页的代价是严重的,所以主存对磁盘的相联方式采用全相联的方式,即磁盘上的一页可以放到主存的任意一页中。并且因为访问磁盘的时间很长,主存总是采用写回的方式,而不是直写。
    因为主存的容量相对于磁盘的容量是很小的,所以当运行的程序多的时候,很可能发生没有闲置的主存了,这时候会发生主存页面换出(swap),页面替换处理会找到一个最近最不可能用到的物理页面换出到磁盘,然后把请求的页面放到该物理页面处。所以,系统中可分配的内存总量 = 物理内存的大小 + 交换设备的大小。交换设备可能是swap区和文件。

    cache对主存的缓存

    cache和主存之间缓存的单元是cache行,每个cache行是64字节。和主存对磁盘缓存不同的是,因为cache和主存的速度相差只有10倍,所以当cache miss时的开销并没有那么大。于是cache与主存之间采用简单、快速的组相联方式。采用的寻址方式是物理地址寻址。

    虚拟地址和物理地址的转换

    虚拟地址是属于虚拟地址空间的,物理地址是属于物理地址空间,但两者都对应着同一个数据对象。除了这个两个地址空间,其实还有一个磁盘地址空间。CPU为了取得数据,最终必须以物理地址的形式获取。

    页表

    页表是虚拟地址和物理地址对应的表。在内存中的表现形式是数组。操作系统负责创建和维护,每个进程都有各自的页表,都存放在主存中。页表是常驻主存的,不被换出。一个虚拟地址对应的物理地址或者磁盘地址和标记(64位字节)叫做页表项。页表项相对页表基地址(数组基地址)的偏移,是MMU根据虚拟地址和相联方式计算出来的。一般页表也按多级页表存放的,例如intel i7的页表是四级页表,但2M大页的页表就是3级页表了。多级页表可以减小页表占用的空间。

    MMU

    虚拟地址转换到物理地址是通过MMU完成的。MMU负责把虚拟地址和页表基地址组合成页表项的地址,然后再根据页表项中的有效位等标记检查页表项是否有效、是否在主存中。如果有效且缓存在主存中就向主存获取数据(会先尝试从cache中获取)。如果未被缓存在主存中,而是在磁盘中,则触发缺页处理程序,从磁盘换入主存中和相应的cache中。

    TLB对页表的缓存

    CPU每产生一个虚拟地址,访问主存,都涉及到从虚拟地址到物理地址的转换,都会访问页表,因此,如果访问的页表项被缓存在cache中,将大大提高获取数据的速度。现在的系统采用专门的cache结构——TLB,来缓存页表项。采用专门的TLB,原因有,因为有了页表基地址之后,页表项是虚拟地址寻址的,所以TLB采用虚拟地址更加方便,但cache结构是采用物理地址寻址的,所以设置了专门的TLB结构缓存页表。

    TLB种类:

    在X86体系的CPU里边,一般都设有如下4组TLB:

    • 第一组:缓存一般页表(4K字节页面)的指令页表缓存(Instruction-TLB)
    • 第二组:缓存一般页表(4K字节页面)的数据页表缓存(Data-TLB)
    • 第三组:缓存大尺寸页表(2M/4M字节页面)的指令页表缓存(Instruction-TLB)
    • 第四组:缓存大尺寸页表(2M/4M字节页面)的数据页表缓存(Data-TLB)

    实例:intel core i7 高速缓存结构

    结构化的高速缓存层次结构


    说明:
    • L1cache通常包括两个单独的i-cache(指令cache)、d-cache(数据cache)
    • L3 cache是同一颗CPU多核间共用的。

    i7存储器系统


    说明:

    L2统一TLB:Second-level Unified TLB(4-Kbyte Pages),通常称为STLB,是i7在原TLB上专门增加的又一级更大的512条目的TLB cache,这样的话TLB的缓存就不用缓存在cache系统中了,而是缓存在STLB中。当TLB和STLB都不明中的时候,MMU会把主存中的相关页表项缓存在STLB中,而非L1、L2、L3cache系统中。

    i7高速缓存参数


    i7详细cache结构


    另外奔腾4和至强系类的cache结构:

    intel高速缓存参数:

    Table 1. Characteristics of the Caches, TLBs, Store Buffer, and
    Write Combining Buffer in Intel 64 and IA-32 Processors

    Cache or Buffer

    Characteristics

    Trace Cache1

    • Pentium 4 and Intel Xeon processors (Based on Intel NetBurst® microarchitecture): 12 Kìops, 8-way set
    associative.
    • Intel Core i7, Intel Core 2 Duo, Intel® Atom™, Intel Core Duo, Intel Core Solo, Pentium M processor: not
    implemented.
    • P6 family and Pentium processors: not implemented.

    L1 Instruction Cache

    • Pentium 4 and Intel Xeon processors (Based on Intel NetBurst microarchitecture): not implemented.
    • Intel Core i7 processor: 32-KByte, 4-way set associative.
    • Intel Core 2 Duo, Intel Atom, Intel Core Duo, Intel Core Solo, Pentium M processor: 32-KByte, 8-way set
    associative.
    • P6 family and Pentium processors: 8- or 16-KByte, 4-way set associative, 32-byte cache line size; 2-way set
    associative for earlier Pentium processors.

    L1 Data Cache

    • Pentium 4 and Intel Xeon processors (Based on Intel NetBurst microarchitecture): 8-KByte, 4-way set
    associative, 64-byte cache line size.
    • Pentium 4 and Intel Xeon processors (Based on Intel NetBurst microarchitecture): 16-KByte, 8-way set
    associative, 64-byte cache line size.
    • Intel Atom processors: 24-KByte, 6-way set associative, 64-byte cache line size.
    • Intel Core i7, Intel Core 2 Duo, Intel Core Duo, Intel Core Solo, Pentium M and Intel Xeon processors: 32-
    KByte, 8-way set associative, 64-byte cache line size.
    • P6 family processors: 16-KByte, 4-way set associative, 32-byte cache line size; 8-KBytes, 2-way set
    associative for earlier P6 family processors.
    • Pentium processors: 16-KByte, 4-way set associative, 32-byte cache line size; 8-KByte, 2-way set
    associative for earlier Pentium processors.

    L2 Unified Cache

    • Intel Core 2 Duo and Intel Xeon processors: up to 4-MByte (or 4MBx2 in quadcore processors), 16-way set
    associative, 64-byte cache line size.
    • Intel Core 2 Duo and Intel Xeon processors: up to 6-MByte (or 6MBx2 in quadcore processors), 24-way set
    associative, 64-byte cache line size.
    • Intel Core i7, i5, i3 processors: 256KBbyte, 8-way set associative, 64-byte cache line size.
    • Intel Atom processors: 512-KByte, 8-way set associative, 64-byte cache line size.
    • Intel Core Duo, Intel Core Solo processors: 2-MByte, 8-way set associative, 64-byte cache line size
    • Pentium 4 and Intel Xeon processors: 256, 512, 1024, or 2048-KByte, 8-way set associative, 64-byte cache
    line size, 128-byte sector size.
    • Pentium M processor: 1 or 2-MByte, 8-way set associative, 64-byte cache line size.
    • P6 family processors: 128-KByte, 256-KByte, 512-KByte, 1-MByte, or 2-MByte, 4-way set associative,
    32-byte cache line size.
    • Pentium processor (external optional): System specific, typically 256- or 512-KByte, 4-way set associative,
    32-byte cache line size.

     

    L3 Unified Cache

    • Intel Xeon processors: 512-KByte, 1-MByte, 2-MByte, or 4-MByte, 8-way set associative, 64-byte cache line
    size, 128-byte sector size.
    • Intel Core i7 processor, Intel Xeon processor 5500: Up to 8MByte, 16-way set associative, 64-byte cache
    line size.
    • Intel Xeon processor 5600: Up to 12MByte, 64-byte cache line size.
    • Intel Xeon processor 7500: Up to 24MByte, 64-byte cache line size.

     

    Instruction TLB
    (4-KByte Pages)

    • Pentium 4 and Intel Xeon processors (Based on Intel NetBurst microarchitecture): 128 entries, 4-way set
    associative.
    • Intel Atom processors: 32-entries, fully associative.
    • Intel Core i7, i5, i3 processors: 64-entries per thread (128-entries per core), 4-way set associative.
    • Intel Core 2 Duo, Intel Core Duo, Intel Core Solo processors, Pentium M processor: 128 entries, 4-way set
    associative.
    • P6 family processors: 32 entries, 4-way set associative.
    • Pentium processor: 32 entries, 4-way set associative; fully set associative for Pentium processors with MMX
    technology.

     

    Data TLB (4-KByte
    Pages)

    • Intel Core i7, i5, i3 processors, DTLB0: 64-entries, 4-way set associative.
    • Intel Core 2 Duo processors: DTLB0, 16 entries, DTLB1, 256 entries, 4 ways.
    • Intel Atom processors: 16-entry-per-thread micro-TLB, fully associative; 64-entry DTLB, 4-way set
    associative; 16-entry PDE cache, fully associative.
    • Pentium 4 and Intel Xeon processors (Based on Intel NetBurst microarchitecture): 64 entry, fully set
    associative, shared with large page DTLB.
    • Intel Core Duo, Intel Core Solo processors, Pentium M processor: 128 entries, 4-way set associative.
    • Pentium and P6 family processors: 64 entries, 4-way set associative; fully set, associative for Pentium
    processors with MMX technology.

     

    Instruction TLB
    (Large Pages)

    • Intel Core i7, i5, i3 processors: 7-entries per thread, fully associative.
    • Intel Core 2 Duo processors: 4 entries, 4 ways.
    • Pentium 4 and Intel Xeon processors: large pages are fragmented.
    • Intel Core Duo, Intel Core Solo, Pentium M processor: 2 entries, fully associative.
    • P6 family processors: 2 entries, fully associative.
    • Pentium processor: Uses same TLB as used for 4-KByte pages.

     

    Data TLB (Large
    Pages)

    • Intel Core i7, i5, i3 processors, DTLB0: 32-entries, 4-way set associative.
    • Intel Core 2 Duo processors: DTLB0, 16 entries, DTLB1, 32 entries, 4 ways.
    • Intel Atom processors: 8 entries, 4-way set associative.
    • Pentium 4 and Intel Xeon processors: 64 entries, fully set associative; shared with small page data TLBs.
    • Intel Core Duo, Intel Core Solo, Pentium M processor: 8 entries, fully associative.
    • P6 family processors: 8 entries, 4-way set associative.
    • Pentium processor: 8 entries, 4-way set associative; uses same TLB as used for 4-KByte pages in Pentium
    processors with MMX technology.

     

    Second-level Unified
    TLB (4-KByte
    Pages)

    • Intel Core i7, i5, i3 processor, STLB: 512-entries, 4-way set associative.

     

    Cache or Buffer

    Characteristics

     


    i7地址翻译


    说明:

    VPN和VPO的翻译是同步进行的,在用VPN查找页表中对应的PPN的同时,用VPO(12位)查找L1 cache(6+6位)取得其中的标记,再用PPN和标记比较,检查是否命中。

    i7页表翻译

    不太复杂就不解释了。

    参考文献

    • 深入理解计算机系统(原书第3版)
    • Intel®64 and IA-32 Architectures Software Developer’s Manual Volume 3A: SystemProgramming Guide, Part 1



    展开全文
  • 一、存储技术 计算机技术成功很大程度上源自于存储技术巨大进步。早起计算机只有几千字随机访问存储器。最早IBM PC甚至于没有硬盘。... 随机访问存储器分静态存储SRAM、动态存储DRAM,两者都属于易失性存...

    一、存储技术

          计算机技术的成功很大程度上源自于存储技术的巨大进步。早起的计算机只有几千字的随机访问存储器。最早的IBM PC甚至于没有硬盘。1982年引入的IBM PC-XT 有10M字节的磁盘。到2015年,典型的计算机已经有3000000倍于PC-XT的磁盘存储,而且磁盘的容量以每年加倍的速度增长

         随机访问存储器分静态存储SRAM、动态存储DRAM,两者都属于易失性存储器,非易失性存储器致使断电后,任然保存着信息。如磁盘、固态硬盘等

    二、计算机程序的局部性原理

            局部性通常有两种不同的形式:时间局部性和空间局部性。1)、具有良好时间局部性的程序中,被引用过一次的内存位置很有可能在不远的将来再被多次引用。2)、在一个具有良好空间局部性的程序中,如果一个内存位置被引用了一次,那么程序很可能在不远的将来引用附近的一个内存位置。

           从硬件层面,局部性原理允许计算机设计者通过引用称为高速缓存存储器的小而快速的存储器来保存最近被引用的指令和数据项,从而提高对主存的访问速度。

         从操作系统层面,局部性原理允许系统使用主存作为虚拟地址空间最近被引用块的高速缓存。

        从程序的设计层面,Web浏览器将最近被引用的文档放在本地磁盘上,利用的是时间局部性

    三、存储器层次结构

    存储技术:不同存储技术的访问时间差异很大。速度较快的技术每字节的成本要比速度慢的技术高,而且容量较小。CPU和主存之间的速度差距在增大

    计算机软件:一个编写良好的程序倾向于展示出良好的局部性

    存储器层次结构中,从高层往底层走,存储设备变得更慢,更便宜和更大

    四、存储器层次结构中的缓存

          一般而言,高速缓存是一个小而快速的存储设备,它作为存储在更大、也更慢的设备中的数据对象的缓冲区域。使用高速缓存的过程称为缓存caching

          存储器层次结构的中心思想是,对于每个k,位于K层的更快更小的存储设备作为位于K+1层的更大更慢的存储设备的缓存。存储层次结构中缓存的一般性概念,存储器被划分成连续的数据对象组块(chunk),称为块(block)。每个块都有一个唯一的地址和名字,使之区别于其他的块。数据总是以块大小为传送单元在K层和K+1层之间来回复制

         接下来我们一起探讨缓存的命中、不命中和缓存如何管理

         1)、缓存命中

                 当程序需要K+1层的某个数据对象d时,它首先在当前存储的K层的一个块中查找d,如果d刚好缓存在K层中,那么久是我们所说的缓存命中(cache hit)。该程序直接从K层读取d,根据存储器层次结构的性质,这要比从K+1层读取d更快。

        2)、缓存不命中

               如果K层中没有缓存数据对象d,那么就是我们所说的缓存不命中(cache miss)。当发生缓存不命中是,K层的缓存从K+1层缓存中取出包含d的那个块,如果K层的缓存已经满了,就需要覆盖现存的一个块。缓存的替换策略有随机替换策略和最近最少被使用替换策略(LRU)。缓存不命中的种类:冷不命中、冲突不命中、容量不命中

    冷不命中只是瞬间存在,原因为缓存中没有数据。冲突不命中,则是放置策略的严格限制导致,K+1层的多个块会映射到K的同一个块。容量不命中则是工作集的数据大小大于缓存大小导致

     3)、缓存管理

         编译器管理寄存器文件,缓存层次结构的最高层

        L1、L2、L3层的缓存完全是由内置的缓存中的硬件逻辑来管理

        在一个有虚拟内存的系统中,DRAM主存作为存储在磁盘上的数据块的缓存,是由操作系统软件和CPU上的地址翻译硬件共同管理

       对于一个具有像AFS这样的分布式文件系统的机器来说,本地磁盘作为缓存,他是由运行在本地机器上的AFS客户端进程管理

    五、高速缓存存储器

    5.1、通用的高速缓存存储器组织结构

      在讨论之前,我们再来确认一个老生常谈的问题,我常说:“32位机最大可访问4GB的地址空间”,啥意思?首先,32位是CPU的一个参数,指CPU总线的数据宽度。32位CPU顾名思义就是拥有32bit的总线数据宽度,一次操作最大可执行32位的计算。回忆下之前我们讲过的32位乘法,由于乘法的结果有可能大于32位,因此会用两个32位变量进行保存。

            那么,当CPU要读某个地址时,首先要先计算出该地址的值。假设地址是从00000000开始的,FFFFFFFF结束,在此范围内的地址空间有多大呢?很明显,00000000~FFFFFFFF一共有2^32= 4294967296种取值,也就是我们常说的4G。可惜小编我曾经脑子进水,问出这样的问题:地址不是按字节标识的么?byte和bit不是按8位换算的么?你这4G换算成字节,不是只有500MB大小么?那00000000~FFFFFFFF何来4GB地址空间???饿,别笑话我,拿这个问题去问我的学霸朋友,居然把他也蒙了好一会儿!当然,要解释这个也很容易,正因为地址是按字节标识的,因此当我们访问存储器时,根本不需要对存储器的逐个位进行读取,找到字节级,再用移位就能存储空间的每个位了。比如,假设有一款特殊的CPU,它是2位的CPU,毫无疑问,他每次只可能处理00、01、10、11这四种值,于是这四个值可以代表四个地址,而每个地址代表8位存储空间,也就是32位地址空间……想明白没?CPU里处理地址值时,每个数值都代表一个字节(byte)大小的存储空间,而不是一位(bit)大小的存储空间。因此,4Gbit大小的数值空间,就能标识4GB大小的地址空间,如果说计算地址相当于数数,那么我们是按字节来数存储器空间,而不是按位来数……你别说,脑子卡壳时,要是没事先想清楚,还真有可能被人问到(⊙o⊙)。ps,这里的“卡”应该读qiǎ,哈哈!

            所谓地址空间,其实是由地址来解释空间,地址是数值,而每一个数值标识一个8位的存储空间,这应该算是地址空间不太严格的定义了!

    哈勒,好了,假设地址有m位,那么就有M=2^m个字节地址空间,M个不同的地址。结论先放在这,我们来浅析下什么是地址多。来看两则定义:

        1.内存中每个用于数据存取的基本单位,都被赋予一个唯一的序号,称为地址。

        2.标识寄存器、存储单元和存储设备的编号或名称。

    定义1太过狭隘,把地址的概念限制于内存之中,显然不是我们想要的,还是定义2比较靠谱,用来标识寄存器和存储的编号或名称,它提供了在寄存器、缓存、内存、硬盘等器件中的数据检索依据。也就是说,M=2^m地址空间对这些器件的作用是类似的,只是具体策略有所不同。

    事实上,现代操作系统所管辖的内存时,是不会让程序员访问到内存每个数据块的实际硬件地址的,而是采用一种称为“虚拟存储器”的方法,将内存中连续或不连续的存储块,定义成连续的虚拟地址供程序员访问,类似C语言中取地址&符号的出来的地址值,都是这种虚拟地址值,这样有利于简化操作,更有便于操作系统和内存硬件采用更合理的方案分配存储空间。内存是缓存硬盘数据的重要工具,这些属于层次结构中L4和L5的规则原理,将在后面虚拟存储器章节进行详细讨论。

    CPU如何通过地址管理寄存器,我们也不关心,我们要关心的是嵌入cpu内部的高速缓存L1以及下层的L2、L3的通用缓存的地址结构。试想,高速缓存总是比内存(教材上经常成为主存或者存储器)小得多得多,L1一般就几十上百KB而已,离4GB远着呢,那么CPU的这32位地址怎么用呢?很明显,高速缓存既然小,那一定是被地址空间所共享,你4GB中任何一个字节都可能被缓存在L1~L3中,很显然,我们得有办法进行区分。要对高速缓存进行有效的管理,就得给高缓存分组,组里面还可以有行,行里面可以有不同的字节串,针对这个想法,就能推出教材里的通用结构图:

    品味这个结构图时,凭直觉容易犯的错误,就是把下面的地址和上面的行混为一谈。因此先明确下概念:

                1.上面整个部分就是高速缓存

                2.这个高速缓存被划分成S个组

                3.每个组有E行数据

                4.每行中都有一个高速缓存块,

                5.每个缓存块的大小是B个字节

                6.综上所述,整个高速缓存的存储大小C = S*E*B,你滴明白?

            我始终觉得,从大到小的计算方式更符合中国人的思维习惯,对C的一个简单乘法计算,写成这样的顺序更便于理解。

            好了,既然清楚了高速缓存的通用结构,那么CPU是依据什么来访问缓存中各字节的呢?首先你得找到组吧,然后找到行吧,最后找到块吧,最后再通过偏移找到具体的字节吧?如果你能看懂到这,那(S,E,B,m)就灰常好理解了。

            既然CPU在访问高速缓存时,需要找这么多信息,那么在定义高速缓存的地址概念时,就必须得有响应的字段来标识。刚才我们有了M=2^m,说明地址有m位,标识了M字节的地址空间。现在要标识组,要在S个组里面找出唯一的一个组信息,需要占用地址中的多少位呢?如果S=2^s,那我们就需要在m位地址中划分出s位来标识组信息;好,接下来要找行,既然每组有E行,若E=2^t,那有要在m位中划分t位来标识行信息;最后是行中的缓存块字节偏移,既然有B字节,而B=2^b字节,也就说还要从m中分配b位来标识块字节偏移
     

    5.2、直接映射高速缓存

            于是我们先对t做做文章,让他不表述行信息,假如每个组只有一行如何?这就是所谓的直接映射高速缓存!这种缓存的特点是,每组只有一行,那每组也就只有一个缓存块。这样一来,t就不在用于区分组中的行信息了。它用来干什么呢?答案是,用来共享。在直接映射高速缓存中,标记位t就是不同地址共享同一行缓存空间的依据。

            上图解释了地址位(下)于直接映射高速缓存(上)的对应关系。

                    1.根据地址中的i已经找到了缓存里的i组

                    2.读取了缓存中第一位的有效位是1,说明该数据有效,

                    3. 判断地址中标记位t的值是否与i组里这唯一的一行纪录中的标记位相等,若相等说明数据有效,缓存命中,

                                若不相等呢?说明该组该行正缓存其他标记位标识的信息,也就是对当前地址不命中。

                    4.若缓存命中,则读取地址中块偏移信息,找到具体的字节。既然块偏移的取值范围是000~111,也就是0~7,说明可以访问8字节块中任意一个字节。

            我们发现,正是因为有标记位的存在,同样大小的直接映射缓存,在服务于m位地址时,可以减少块偏移的位数,简化偏移操作,增加组的数量。同时,因为标记位的存在,使得m地址所标识的数据被轮流载入缓存,由标记位判断缓存是否命中。某个确定地址的数据可以暂时不在缓存中保存。

            这里详细阐述教材中的例子:

            假设有一个直接映射高速缓存:(S,E,B,m)=(4,1,2,4)。根据上面的基础可以得知,这个缓存有4个组,每组一行(直接映射的特征),每个块有两个字节,地址有4位。可以得出如下信息:

            组索引位:s=2;块偏移位数b=1;地址位数m=4,物理地址最大数量M=2^4=16字节,标记位t = m - s - b = 1。

    1.先从索引位和偏移位看起,组索引00~11标志四个组,每个组有一个缓存块(每个组只有一行的嘛),每个缓存块有两个字节,因此偏移位是0~1,从上图看出,每个索引位对应两个偏移位,其实就是遍历每组里缓存块的各字节,他们共有8种组合。

    2.标记位t取值0~1,由于每组只有一行,因此标记位用于区分同组、同偏移位的可能存储的不同字节。也就说,每组中的缓存块的每个字节,都可能对应两个不同的取值,用标记位区分开来。因此我们看到,标记位0~1,将索引位和偏移位的组合数增大了一倍。

    3.由于标记位对缓存块的扩展,本来只有C=S*E*B=4*1*2=8字节大小的缓存,增大一倍后就能处理16字节数据了,你看看,刚好就能对应地址0~15这16个取值,每个取值代表一个字节,就刚好是16字节(听起来很废话,主要为了尽可能让大家读懂)

    4.由于每个缓存块是两个字节大小,因此16个字节就需要8个缓存块,因此就有了最后的“块号”,刚好0~7,共8个块。本来高速缓存只有4个块,现在通过标记位的引入,逻辑上便扩展成8个块,只是在具体实现时,0、4块共享同一个空间;1、5块共享同一个空间;2、6块共享同一个空间;3、7块共享同一个空间。

    综上所述,这款直接映射高速缓存实际具有4个缓存块,通过标记位在逻辑上扩展成8个逻辑块,每个逻辑块都唯一对应两个计算机里的字节


    5.3、组相联高速缓存和全相联高速缓存

            组相联英文里为set associative,比如我的CPU是8-way set associative,8路组相联缓存,说明每组中有8行。组相联高速缓存中,每组的行数E的范围应该是1<E<C/B。每组多行的缓存策略如何实现呢?想想直接映射高速缓存,虽然每组只有一行,但是该行的索引位t并不唯一,如上例,索引位00有可能对应0块和块4,说明块0和块4共享组0,那如果组0刚好能容纳两行数据,则块0和块4就可以同时存在组0中,访问时也很好区分,就用直接映射缓存里的标记位t,通过t的0、1不同取值来识别。


    5.3.1、组相联高速缓存中的组选择

         它的组选择与直接映射高速缓存的组选择一样,组索引为标识组

    5.3.2、组相联高速缓存中的行匹配和字选择 

        组相联高速缓存中的行匹配比直接高速缓存中的更复杂,因为它必须检查多个行的标记位和有效位,以确定所请求的字是否在集合中。传统的内存是一个值的数组,以地址为输入,并返回存储在哪个地址的值。另一方面,相联存储器是一个(Key,Value)对的数组,以Key为输入,返回与输入Key相匹配的(Key,Value)对中的Value值。

    组相联高速缓存中行匹配的基本思想就是组中的任何一行都可以包含任何映射到这个组的内存块。

    5.3.3、组相联高速缓存中不命中时的行替换

         如果CPU请求的字不在组的任何一行中,那么就是缓存不命中,高速缓存必须从内存中取出包含这个字得块。不过,一旦高速缓存取出了这个块,该替换哪个行?当然,如果有一个空行,那它就是个很好的候选。但是如果该组中没有空行,那么我们必须从中选择一个非空行,希望CPU不会很快引用这个被替换的行。

        最简单的替换策略是随机选择要替换的行。其他更复杂的策略利用了局部性原理,以使在比较近的将来引用被替换的行的概率最小。常用的替换策略有:最不常使用策略(Least-Frequently—Used)和最近最少使用(Least-Recently-Used)

     5.4、全相联高速缓存

          全相联是一个组包含了所有的行的组
    5.4.1、全相联高速缓存中的组选择
         全相联高速缓存中组选择特别简单,因为只有一个组,地址中没有组索引为,地址只被划分成了一个标记位和一个块偏移
    5.4.2、全相联高速缓存中行匹配和字抽取

        全相联高速缓存中的行匹配和字选择与组相联高速缓存中的一样,他们之间的区别主要是规模大小的问题

    5.4.3、全相联高速缓存应用场景

           因为高速缓存电路必须并行的搜索许多匹配的标记,构造一个又大又快的相联高速缓存很困难,而且很昂贵。因此,全相联高速缓存只适合做小的高速缓存,列如虚拟内存系统中的翻译备用缓存器(TLB)

     

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  • 寄存器,高速缓存,主存,磁盘缓存属于操作系统管理,掉电后将不复存在。 磁盘和可移动存储介质属于设备管理,他们存储信息将会长期保留 4.2 程序装入和链接 一个源程序变成一个内存中可执行程序需要三个步骤...
  • Mybatis缓存

    2020-04-13 11:32:57
    缓存是指可以进行高速数据交换的存储器。先于内存和CPU交换数据 不过这属于计算机硬件了。我的理解就是用于暂时保存在内存中的数据,不用每次都去磁盘上读取。 2.mybatis的缓存 MyBatis 内置了一个强大的事务性查询...
  • Hibernate缓存管理

    2016-11-20 19:14:26
    Hibernate 中提供了两级Cache(高速缓冲存储器),第一级别的缓存是Session级别的缓存,它是属于事务范围的缓存。这一级别的缓存由hibernate管理,一般情况下无需进行干预;第二级别的缓存是SessionFactory级别...

空空如也

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属于高速缓存的存储器