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  • 帧同步信号是什么
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    2019-04-08 12:57:45

    帧同步,帧同步是什么意思
    在数字通信时,一般总是以一定数目的码元组成一个个的“字”或“句”,即组成一个个的“群”进行传输的。因此,群同步信号的频率很容易由位同步信号经分频而得出。但是,每个群的开头和末尾时刻却无法由分频器的输出决定。群同步的任务就是在位同步信息的基础上,识别出数字信息群(“字”或“句”)的起止时刻,或者说给出每个群的“开头”和“末尾”时刻。
    群同步有时也称为帧同步。为了实现群同步,可以在数字信息流中插入一些特殊码字作为每个群的头尾标记,这些特殊的码字应该在信息码元序列中不会出现,或者是偶然可能出现,但不会重复出现,此时只要将这个特殊码字连发几次,收端就能识别出来,接收端根据这些特殊码字的位置就可以实现群同步。本节将主要讲述插入特殊码字实现群同步的方法。
    插入特殊码字实现群同步的方法有两种,即连贯式插入法和间隔式插入法。在介绍这两种方法以前,先简单介绍一种在电传机中广泛使用的起止式群同步法。
    起止同步法
    目前在电传机中广泛使用的同步方法,就是起止式群同步法,下面就以电传机为例,简要地介绍一下这种群同步方法的工作原理。
    电传报文的一个字由7.5个码元组成,假设电传报文传送的数字序列为10010,则其码元结构如图1所示。从图中可以看到,在每个字开头,先发一个码元的起脉冲(负值),中间5个码元是信息,字的末尾是1.5码元宽度的止脉冲(正值),收端根据正电平第一次转到负电平这一特殊规律,确定一个字的起始位置,因而就实现了群同步。由于这种同步方式中的止脉冲宽度与码元宽度不一致,就会给同步数字传输带来不便。另外,在这种同步方式中,7.5个码元中只有5个码元用于传递信息,因此编码效率较低。但起止同步的优点是结构简单,易于实现,它特别适合于异步低速数字传输方式。

    连贯式插入法
    连贯式插入法就是在每群的开头集中插入群同步码字的同步方法。作群同步码字用的特殊码字首先应该具有尖锐单峰特性的局部自相关特性,其次这个特殊码字在信息码元序列中不易出现以便识别,最后群同步识别器需要尽量简单。目前已经找到的最常用的群同步码字,就是“巴克”码。
    1.巴克码
    巴克码是一种具有特殊规律的二进制码字。它的特殊规律是:若一个n位的巴克码{X1,X2,X3,…Xn},每个码元 只可能取值+1或-1,则它必然满足条件
    式(1)中,R(j)称为局部自相关函数。从巴克码计算的局部自相关函数可以看到,它满足作为群同步码字的第一条特性,也就是说巴克码的局部自相关函数具有尖锐单峰特性,从后面的分析同样可以看出,它的识别器结构非常简单。目前人们已找到了多个巴克码字,具体情况如表1所示。表中+表示+1,–表示–1。
    以n = 7的巴克码为例,它的局部自相关函数计算结果如下

    同样可以求出j = 3、4、5、6、7,以及j = -1、-2、-3、-4、-5、-6、-7时R(j)的值为

    根据式(2)计算出来的这些值,可以作出7位巴克码关于R(j)与j的关系曲线,如图2。由图2可以看出,自相关函数在j=0时具有尖锐的单峰特性。局部自相关函数具有尖锐的单峰特性正是连贯式插入群同步码字的主要要求之一。

    2.巴克码识别器
    巴克码识别器是比较容易实现的,这里以七位巴克码为例,用7级移位寄存器、相加器和判决器就可以组成一识别器,具体结构如图7-16所示。7级移位寄存器的1、0端输出按照1110010的顺序连接到相加器输入,接法与巴克码的规律一致。当输入数据的“1”存入移位寄存器时,“1”端的输出电平为+1,而“0”端的输出电平为-1;反之,存入数据“0”时,“0”端的输出电平为+1,“1”端的电平为-1。
    当发送端送来的码元自右向左进入时,首先考虑一个简单的情况:假设只计算巴克码(1110010)进入的几个移位寄存器的输出,此时将有巴克码进入一位,二位……七位全部进入,第一位移出尚留六位……前六位移出只留一位等13种情况。经过计算可得相加器的输出就是自相关函数,设码元进入移位寄存器数目为a,码元尚留在移位寄存器的数目是b,这是就可以得到a、b和j之间的关系式

    根据上述关系可以得到表2,它反映了相加器输出与a、b之间的关系。

    实际上述群同步码的前后都是有信息码的,具体情况如图4(a)所示,在这种情况下巴克码识别器的输出波形如图4(b)所示。

    当七位巴克码在图4中的t1时刻,正好已全部进入了7级移位寄存器,这时7个移位寄存器输出端都输出+1,相加后得最大输出+7,如图4(b)所示,而判决器输出的两个脉冲之间的数据,称为一群数据或称为一帧数据。
    当然,对于信息而言,由于其具有的随机特性,可以考察一种最不利的情况:即当巴克码只有部分码在移位寄存器时,信息码占有的其它移位寄存器的输出全部是+1,在这样一种对于群同步最不利的情况下,相加器的输出将如表3所示。由此可得到相加器的输出波形如图5所示。图中横坐标用a表示,由a、b和j之间的关系可知,a=14-b。

    由图5可以看出,如果判决电平选择为6,就可以根据a=7时相加器输出的7,大于判决电平6而判定巴克码全部进入移位寄存器的位置。此时识别器输出一个群同步脉冲,表示群的开头。一般情况下,信息码不会正好都使移位寄存器的输出均为+1,因此实际上更容易判定巴克码全部进入移位寄存器的位置。后面还要讲到如果巴克码中有误码时,只要错一个码,当a=7时相加器输出将由7变为5,低于判决器的判决电平。因此,为了提高群同步的抗干扰性能,防止漏同步,判决电平可以改为4。但改为4以后容易发生假同步,这些问题在性能分析时要进一步讨论。
    间歇式插入法
    在某些情况下,群同步码字不再是集中插入在信息码流中,而是将它分散地插入,即每隔一定数量的信息码元,插入一个群同步码字。这种群同步码字的插入方式被称为间歇式插入法。
    当然集中式插入法和间歇式插入法在实际系统当中都有应用,例如在32路数字电话PCM系统中,实际上只有30路通电话,另外两路中的一路专门作为群同步码传输,而另一路作为其它标志信号用,这就是连贯式插入法的一个应用实例。而在24路PCM系统中,群同步则采用间歇式插入法。在这个系统中,一个抽样值用8位码表示,此时24路电话都抽样一次共有24个抽样值,192(24×8=192)个信息码元。192个信息码元作为一帧,在这一帧插入一个群同步码元,这样一帧共193个码元。24路PCM系统如图7-19所示:
    由于间歇式插入法,是将群同步码元分散的插入倒信息流中,因此,群同步码码型选择有一定的要求,其主要原则是:首先要便于收端识别,即要求群同步码具有特定的规律性,这种码型可以是全“1”码、“1”“0”交替码等;其次,要使群同步码的码型尽量和信息码相区别。例如在某些PCM多路数字电话系统中,用全“0”码代表“振铃”,用全“1”码代表“不振铃”,这时,为了使群同步码字与振铃相区别,群同步码就不能使用全“1”或全“0”。
    收端要确定群同步码的位置,就必须对接收的码进行搜索检测。一种常用检测方法为逐码移位法,它是一种串行的检测方法;另一种方法是RAM帧码检测法,它是利用RAM构成帧码提取电路的一种并行检测方法。这里将介绍逐码移位法的基本原理和实现同步的过程。

    逐码移位法的基本原理就是,由位同步脉冲(位同步码)经过n次分频以后的本地群码(频率是正确的,但相位不确定)与接收到码元中间歇式插入的群同步码进行远码移位比较,使本地群码与发送来的群同步码同步。其原理结构框图如图7:

    图7中异或门、延迟一位电路和禁门是专门用来扣除位同步码元以调整本地群码相位的,具体过程可以通过图8看到。
    设接收信码(波形c)中的群同步码位于画斜线码元的位置,后面依次安排各路信息码1、2、3(为简单起见,只包含三路信息码)。如果系统已经实现了群同步,则位同步码(波形a)经四次分频后,就可以使得本地群码的相位与收信码中的群同步码的相位一致。现在假设开始时如波形d图所示,本地群码的位置与波形c收信码中的群码位置相差两个码元位。为了易于看出逐码移位法的工作过程,假设群码为全“1”码,其余的信息码均与群码不同,为“0”。在第一码元时间,波形c与d不一致,原理图中的异或门有输出(波形e),经延迟一码元后,得波形f加于禁门,扣掉位同步码的第2个码元(波形b的第2个码元位置用加一叉号表示),这样分频器的状态在第2码元期间没有变化,因而分频器本地群码的输出仍保持和第1码元时相同。这时,它的位置只与收信码中的群码位置相差一位了(见波形d1)。

    类似地在第2码元时间,c又和d1进行比较,产生码形e1和f1,又在第3码元位置上扣掉一个位同步码,使本地群码的位置又往后移一位(波形d2)。至此以后,收信码中的群码与本地群码的位置就完全一致了,因而就实现了群同步。同时,也就提供了各路的定时信号。
    从图8表示的群同步建立原理来看,如果信息码中所有的码都与群码不同,那么最多只要连续经过N次调整,经过NTb的时间就可以建立同步了。但实际上信息码中“l”、“0”码均会出现,当出现“1”码时,在上面群同步过程的例子中,第1个位同步码对应的时间内信息码为“1”,图7-21中异或门输出 e=0,f=0禁门不起作用,不扣除第2位同步码,因此本地群码不会向右移展宽,这一帧调整不起作用,一直要到下一帧才有可能调整。假如下一帧本地群码d还是与信码中“1”码相对应,则调整又不起作用。当信息码中1、0码等概出现时,即P(1)=P(0)=0.5时,经过计算,群同步平均建立的时间近似为 (5)
    群同步系统的性能指标
    对于群同步系统而言,希望其建立的时间要短、建立同步以后应该具有较强的抗干扰能力。因此,在通常情况下,用以下三个性能指标来表示群同步性能的好坏,它们是:(1)漏同步概率P1;(2)假同步概率P2;(3)群同步平均建立时间ts。
    不同形式的同步系统,性能自然也不同。在此将主要分析集中插入方式的群同步系统的性能。
    1.漏同步概率P1
    由于噪声和干扰的影响,会引起群同步码字中一些码元发生错误,从而使识别器漏识别已发出的群同步码字,出现这种情况的概率称为漏识概率,用符号 来表示。以7位巴克码识别器为例,设判决门限为6,此时7位巴克码中只要有一位码发生错误,当7位巴克码全部进入识别器时,相加器输出就由7变5,小于判决门限6,这时就出现了漏同步情况,因此,只有一位码也不错才不会发生漏同步。若在这种情况下,将判决门限电平降为4,识别器就不会漏识别,这时判决器容许7位同步码字中有一个错误码元。
    在信息码中也可能出现与所要识别的群同步码字相同的码字,这时识别器会把它误认为群同步码字而出现假同步。出现这种情况的概率就被称为假同步概率,用符号P2表示。
    因此,计算假同步概率P2计算信息码元中能被判为同步码字的组合数与所有可能的码字数之比。设二进制信息码中1和0码等概出现,也就是P(1)=P(0)=0.5,则由该二进制码元组成n位码字的所有可能的码字数为2n个,而其中能被判为同步码字的组合数也与m有关,这里m表示判决器容许群同步码字中最大错码数,若m=0时,只有 个码字能识别;若M=1,则有 个码字能识别。以此类推,就可求出信息码元中可以被判为同步码字的组合数,这个数可以表示为 ,由此可得假同步概率的表达式为

    从式(6)和式(7)可以看到,随着m的增大,也就是随着判决门限电平降低,P1减小,但P2将增大,所以这两项指标是相互矛盾的。所以,判决门限的选取要兼顾漏同步概率和假同步概率。
    3.群同步平均建立时间ts
    对于连贯式插入的群同步而言,设漏同步和假同步都不发生,也就是P1 = 0和P2 = 0。在最不利的情况下,实现群同步最多需要一群的时间。设每群的码元数为N(其中m位为群同步码),每码元时间为Tb,则一群码的时间为NTb。考虑到出现一次漏同步或一次假同步大致要多花费 的时间才能建立起群同步,故群同步的平均建立时间大致为:

    群同步的保护
    1.连贯式插入法中的群同步保护
    连贯式插入法中的群同步保护电路如图9。在群同步尚末建立时,系统处于捕捉态,状态触发器C的Q端为低电平,群同步码字识别器的判决门限电平较高,因而就减小了假同步概率P2。这时在保护电路中,由于把判决门限电平调高,假同步的概率已很小,故保护电路中的n分频器被置零,禁止位同步n分频后输出。这里的n表示一帧数据的长度,因此,在置零信号无效时,位同步n分频后可以输出一个与群同步同频的信号,但脉冲位置不能保证与群同步脉冲位置相同,而这个脉冲位置也正是需要捕捉态确定的。

    从图9可以看到,为了减小假同步的概率,必须连续 次接收的码元与本地群码相一致,才被认为是建立了同步,采用这种方法可使假同步的概率大大减小。
    状态触发器C在同步末建立时处于“捕捉态”(此时Q端为低电平)。本地群码和收码只有连续n1次一致时,n1计数电路才输出一个脉冲使状态触发器的Q端由低电平变为高电平,群同步系统就由捕捉态转为维持态,表示同步已经建立。这样收码就可通过与门1加至解调器。偶然的一致是不会使状态触发器改变状态的,因为 次中只要有一次不一致,就会使计数电路置“0”。
    同步建立以后,可以利用状态触发器C和n2计数电路,来防止漏同步以提高同步系统的抗干扰能力。一旦转为维持状态以后,触发器C的Q反端变为低电乎,将与门2封闭。这时即使由于某些干扰使e有输出,也不会调整本地群码的相位。如果是真正的失步,e就会不断地将输出加到n2计数电路,同时e的反也不断将 计数电路置“0”。这时n1计数电路也不会再有输出加到n2计数电路的置“0”端上,而当n2计数电路输入脉冲的累计数达到n2时,就输出一个脉冲使状态触发器由维持态转为捕捉态,C触发器的Q反端转为高电平。这样,一方面与门2打开,群同步系统又重新进行逐码移位,另一方面封闭与门1,使解调器暂停工作。由此可以看出,将逐码移位法群同步系统划分为捕捉态和维持态后,既提高了同步系统的可靠性,又增加了系统的抗干扰能力。

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    从零开始研发GPS接收机连载——10、位同步和帧同步


    前言

    `
    跟踪成功搞定后,基本上难啃得骨头已经都啃完了。后面的工作就是时间的问题了,跟踪的下一步就是位同步和帧同步了。接收机在对信号保持稳定跟踪后,还需要完成位同步,即从接收信号中找到数据比特的边缘,接着再实现帧同步,即从接收信号中找到子帧起始边缘。

    位同步

    由于数据的速率是50bps,即每一比特电文是20ms;伪码的速率是1.023MHz,即码周期为1ms;而我们的积分清除时间是1ms,每一个伪码第一个码片产生时开始积分,并送出结果。所得的即时位积分清除结果为1ms计算一次,与一个伪码同步。因此这里需要对数据进行位同步,就是找到真实数据中每20ms的开始端,这样才能进行后面的帧同步。
    考虑到导航电文中相邻数据比特之间会发生相位跳变,也就是说相邻的20ms数据之间可能会出现一次相位跳变,并且每一个宽20ms的数据比特起始沿在时间上必定与伪码周期的第一个码片起始沿重合,这与前面实时计算1ms的积分清除结果一样。所以理想情况下,相邻两个1ms宽的数据之间如果发生相位跳变,则发生跳变的地方必然是20ms数据比特的起始沿。但实际由于受到真实数据和噪声等因素的干扰,相邻1ms之间的相位跳变次数有一定的范围,所以这里采用直方图判断的方法实现,原理如下图所示。

    在这里插入图片描述
    根据谢刚书上描述的方法,可以设定位同步时间为1秒钟,两个门限N1 = 25和N2 = 15。
    计数器结果达到或超过门限N1,则其对应符号位的起始时刻宣布建立位同步。
    需要注意的是,由于载波环采用的是二象限反正切鉴相器,所解调出来的数据存在180°相位模糊度的问题。有关如何消除180°相位模糊度的问题将下面的帧同步中做进一步介绍。

    帧同步

    帧同步过程是在取得码相位跟踪、载波频率跟踪和数据位同步之后的过程,主要目的是将相关器20ms历元计数器的起始位置与子帧起始位置相对应起来,从而将接收机时间与GPS时相对应起来,使得1ms与20ms历元计数器真正表达GPS时的秒内计数。同步过程另一个重要的作用就是对前面各个同步过程的一个总的校验,是数据解调之后的校验,因而也是最为严格的。
    帧同步过程校验的内容包括:(参考谢刚的书)
     数据位反转校验,由于上一个字最后一位校验位与本字的异或相关特性,需对该校验位进行判断并相应反转本字中的所有信息位。
     遥测字(TLM)巴克码验证。
     交接字(HOW)末两位全零校验码验证。
     子帧号验证。
     字校验位验证。
     当前20ms历元计数器值验证。
    GPS导航电文一共有5帧,每一帧有10个字,每1个字由30bit组成。每一帧的前两个字为TLM和HOW,各30比特,其中TLM的前8bit也就是每一帧的前8bit都为固定的“10001011”(0x8b),同时每一个字的最后6bit(24~30)为奇偶校验标志位,因此这里帧同步不仅需要寻找到“10001011”帧头,同时还要把找到的数据组成完整的帧并通过奇偶校验才能确保后面的运算正确进行。
    在查找帧头的时候需要考虑180°相位模糊度的问题。在卫星实际播发的数据中,因为每一个子帧的最后两位被控制为“00”,所以每一帧的帧头不会受到奇偶校验位的影响,也就是永远都为“10001011”。因而我们可以通过对帧头的判断来消除180°相位模糊度问题。更具体的描述可以参考谢刚的书上的描述

    奇偶校验

    奇偶校验算法如下:

    在这里插入图片描述

    总结

    完成位同步和帧同步,不仅是为了把电文给解析出来,同时为伪距观测量的计算打下了基础。在位同步和帧同步的过程中,需要同时记录当前的epoch数(20ms中第几个1ms)和bit数(一帧有300个bit)以及当前帧号(一个星期100800个帧),这些计数值可以交由PL端进行维护。为后面的本地时间和伪距计算打下基础。

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  • 数字复接系统中帧同步的基本原理

    千次阅读 2021-07-09 16:05:32
    帧同步信号的频率很容易由位同步信号分频得到,但每个帧的开头和末尾时刻却无法由分频器的输出决定。帧同步的任务就是要给出这个“开头”和“末尾”的时刻。 二、帧同步的基本原理 实现帧同步的基本方法是在发送端...

    一、 引言

    在数字通信网中,为了扩大传输容量和传输效率,通常会把若干个低速数字信号合并成为一个高速数字信号,然后通过高速信道传输。数字复接就是实现这种数字信号合并的专门技术。系统框图如下图所示:
    在这里插入图片描述
    数字通信时,一般以一定数目的码元组成一个个“字”或“句”,即组成一个个“帧”进行传输。为了保证接收端分接系统能正确的恢复出信号,需要对接收到的信息进行帧同步。帧同步信号的频率很容易由位同步信号分频得到,但每个帧的开头和末尾时刻却无法由分频器的输出决定。帧同步的任务就是要给出这个“开头”和“末尾”的时刻。

    二、帧同步的基本原理

    实现帧同步的基本方法是在发送端预先规定的时隙插入一组特殊码型的帧同步码组,在接收端由帧同步检测电路检测该码组以保证收发帧同步。要求插入的码组具有尖锐的自相关函数,并与信息码的差别大,以便接收端正确识别和减少伪同步的概率。帧同步码组可以集中插入在每帧的开头位置,称为帧同步码集中插入法,也可以分散插入在各个支路的前面,称为帧同步码分散插入法。

    2.1巴克码简介

    目性能较好且广泛应用的一种同步码就是巴克(Barker)码。它是一种具有特殊规律的二进制码组,并且是一种非周期序列。一个n位的巴克码组位{x1,x2,x3…xn},xn取值为+1或-1。其局部自相关函数为:
    在这里插入图片描述
    用matlab代码可以仿真出其局部自相关函数,7位巴克码组仿真结果如下图:
    在这里插入图片描述
    从其局部自相关函数图中可以看出,当接收到的帧头同本地巴克码组完全对齐时,其自相关函数具有峰值。可通过设定判决门限,将该码组识别出来。
    目前能找到的巴克码组如下表所示:
    在这里插入图片描述
    下图所示为13位巴克码识别器的原理图:
    在这里插入图片描述
    当输入码元加到移位寄存器时,如果移位寄存器的某位进入的是1码,则移位寄存器该位的1端输出为+1,0端输出为-1;反之,当进入的是0码时,移位寄存器该位1端输出为-1,0端输出为+1。实际上该搜索电路是对输入的巴克码进行相关运算,当一帧到来时,首先进入搜索电路的是帧同步码组,只有当13位巴克码在某一时刻正好全部进入13位寄存器时,13位移位寄存器输出端都输出+1,相加后最大值输出为+13,其余情况都小于+13.

    2.2关键技术

    电路只有进入同步态,才能提供正常的服务。但在传输过程中,由于干扰和环境影响会使帧同步码组中码元发生错误,乃至失锁,电路就难以保证服务质量,有必要对电路采取同步状态保护措施。同时由于信息码是随机的,完全可能出现与帧同步码相同结构的码组而造成接收端的假同步。在采取了同步状态保护之后,必须在随后的规定时刻上至少M次不再出现伪同步码组,才能向下一个码组搜索。这明显拉长了同步搜索的时间,有必要采取相应的搜索校核措施。
    下图所示为同步电路状态机的状态转换图:
    在这里插入图片描述
    状态机共设计了三个状态搜索态、校核态、同步态。

    2.2.1搜索态

    开始时,在数据接收的起始时刻或帧未同步时,帧同步电路进入搜索态。在数据流中搜索帧同步码,接收码流逐比特进入同步检测电路,当数据流与帧同步码相同时,表明已经搜索到一个同步帧头,可进入帧同步校核态。即开始时,只要检测到一个帧同步码组就进入校核态。

    2.2.2校核态

    为了防止信号中出现虚假同步,找到第一组同步码后跳过1帧长度必须再次确认帧同步码。若连续经过M帧同步码确认均同步正确,则系统立即转入同步态。连续同步次数小于M或有一帧未同步,系统都将返回搜索态。由首次搜索到帧同步码到进入同步态的M帧时间叫后方保护时间

    2.2.3 同步态

    帧同步处于同步状态时,若连续N帧帧同步码正确则仍保持在同步状态。考虑到接收数据流的帧同步码可能受外界干扰而存在误码,在同步状态中只有连续N帧丢失同步码,才进入失步状态,并返回搜索态。其中N帧的时间叫前方保护时间。**即在同步状态下,并不是帧同步码一出现误码,就意味着系统失步,而返回搜索态。**只有连续N帧丢失同步码,才意味着系统失步,重新返回搜索态。

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  • 基于FPGA的帧同步设计

    千次阅读 2019-07-21 10:01:02
    在数字时分多路通信系统中,为了能正确分离各路时隙信号,在发送端必须提供每帧的起始标记,在接收端检测并获取这一标志的过程称为帧同步帧同步有起止式同步法和插入特殊同步码组法两种。要求开机后整个系统要能...

    一、题目背景

    在数字时分多路通信系统中,为了能正确分离各路时隙信号,在发送端必须提供每帧的起始标记,在接收端检测并获取这一标志的过程称为帧同步。

    帧同步有起止式同步法和插入特殊同步码组法两种。要求开机后整个系统要能很快地进人帧同步,或一旦帧失步后,能很快恢复帧同步。帧失步将使信息丢失,对于语音通信来讲,人耳不易察觉出小于100 ms的通信中断,所以一般认为帧同步恢复时间在几十毫秒量级是允许的。本次实验将对于PRBS15的特定码流检测,并采用32767个比特作为帧长。最后用PRBS7来模拟实际中传输误码的情况。

    二、任务要求

    串行比特流信号输入后,输出帧同步信号,同时输出指示信号。当找到帧同步头,输出同步后数据,指示灯亮;否则,输出数据为 0,指示灯灭。当输入使能信号 为高电平时,信号输入帧同步模块,完成帧同步检测后,当找不到帧同步头,输出数据为 0,指示灯灭;当找到帧同步头,输出同步后数据,out_frame_en 输出为 1,指示灯亮。

    三、所需设备和软件

    FPGA AX309开发板、PC机、ISE、Modelsim、VHDL/Verilog、示波器。

    四、设计思路

    首先利用伪随机序列原理产生两组数据(根据帧格式设定长度),一组包含帧同步头(这里采用PRBS15作为信源 1),另一组为随机数(这里采用PRBS7作为干扰信号信源 2)。在拨码开关作用下分别选择信源 1 或信源 2 作为信号。帧同步模块对输入进来的信号进行相关运算,检测帧同步头的起始位置,完成帧同步检测后,如果找不到帧同步头,输出数据为 0指示灯灭;当找到帧同步头,输出同步后数据, 输出为1,指示灯亮。并通过Modelsim仿真,及下载到电路板上示波器观察波形。

    五、模块设计及相关代码

    1.PRBS15码型发成模块(同时包含BPRS7码型切换)

    基本原理:PRBS码即伪随机码,常用于高速串行通道的测试。其对于信道来说,码型看上去像是随机的,没有规律的出现,但实际上的码型是由生成多项式确定了的,并且有重复周期。下图为PRBS7码的线性反馈移位寄存器发生原理:

    PRBS15模块代码

    module PRBS15(
    	input clk,
    	input rst_n,
    	input key,
    	output reg out);         //最终输出
    reg tag;                       //状态标志位
    reg[15:1]PRBS15;      //15位寄存器作为PRBS 15码型发生器
    reg[7:1]PRBS7;       //7位寄存器作为PRBS 15码型发生器
    always@(negedge rst_n or negedge key)
    begin
    if(rst_n==0)
    	tag<=0;
    else
    	tag<=~tag;         //按键按下时标志位切换状态
    end		
    always@(posedge clk or negedge rst_n)
    begin
    if(rst_n==0)
    	begin
    	out<=0;
    	PRBS15<=1;
    	PRBS7<=1;
    	end
    else if(tag==0)
    	begin
    	PRBS15<={PRBS15[14:1],PRBS15[1]};     
    	PRBS15[1]<=(PRBS15[15]^PRBS15[14]);     //根据线性反馈移位寄存器,将输出码型送到out
    	out<=PRBS15[15];
    	end
    else if(tag)     //标志位为1代表按键按下,切换码型到out
    	begin
    	PRBS7<={PRBS7[6:1],PRBS7[1]};
    	PRBS7[1]<=(PRBS7[7]^PRBS7[6]);       //原理同PRBS15,
    	out<=PRBS7[7];
    	end
    end
    endmodule
    

    modelsim仿真如下

    PRBS15码在这里插入图片描述
    PRBS15和PRBS7切换在这里插入图片描述

    2.前导码检测

    基本原理:每一帧的前15位作为检测位,若符合要求,则为一次同步。前十五位为000000000000001,故采用状态机检测需要15个状态。这里采用三段式状态机。

    module stm1(
    	input din,clk,RST,
    	output reg tag1,
    	output reg dout);
    parameter s0=0,s1=1,s2=2,s3=3,s4=4,s5=5,s6=6,s7=7,s8=8,
              s9=9,s10=10,s11=11,s12=12,s13=13,s14=14,s15=15;//定义15个状态    
    	reg [3:0] pr_state,nx_state;                          
    	reg [15:1]cnt;
    always @(posedge clk or negedge RST)      //第一段状态完成状态转移
    begin
    if (RST==0)
            pr_state<=s0;
    else
    	pr_state<=nx_state;            
    
    end
    always @(posedge clk or negedge RST)  //第二段完整判断状态转移条件,描述状态规律
     begin                               
    if (RST==0)
    	pr_state=s0;
    else
    	pr_state=nx_state;
    end
    always @(*)
    begin        
    case(pr_state)
    	s0:if(!din)
    	  nx_state<=s1;
              else nx_state<=s0;
    	s1:if(!din)
              nx_state<=s2;
              else
              nx_state<=s0;
    	s2:if(!din)
              nx_state<=s3;
              else
              nx_state<=s0;
    	s3:if(!din)
              nx_state<=s4;
              else
              nx_state<=s0;
    	s4:if(!din)
              nx_state<=s5;
              else
              nx_state<=s0;
    	s5:if(!din)
              nx_state<=s6;
              else
              nx_state<=s0;
    	s6:if(!din)
              nx_state<=s7;
              else
              nx_state<=s0;
    	s7:if(!din)
              nx_state<=s8;
              else
              nx_state<=s0;
    	s8:if(!din)
              nx_state<=s9;
              else
              nx_state<=s0;
    	s9:if(!din)
              nx_state<=s10;
              else
              nx_state<=s0;
    	s10:if(!din)
              nx_state<=s11;
              else
              nx_state<=s0;
    	s11:if(!din)
              nx_state<=s12;
              else
              nx_state<=s0;
    	s12:if(!din)
              nx_state<=s13;
              else
              nx_state<=s0;
    	s13:if(!din)
              nx_state<=s14;
              else
              nx_state<=s0;
    	s14:if(din)
              nx_state<=s15;
              else
              nx_state<=s0;
    	s15:nx_state<=s0;
    endcase
    end
    always @(posedge clk or negedge RST) //第三个状态机输出:当达到第15个状态时,输出
    begin                      //一个同步信号
    if(RST==0)
    	out<=0;
    else
    	begin
    	if(nx_state==s15)
    		dout<=1;
            else
                    dout<=0;
            end
    always@(posedge clk or negedge RST )   //将同步信号优化,拉长保持当前帧状态,方便
    begin                             //后面同步状态检测   
    if(RST==0||dout==1)
    	begin
            cnt<=0;
            tag1<=1;
            end          
    else if(cnt==32700)         //通过计数器延长标志
            begin
            cnt<=0;
            tag1<=0;
            end  
    else 
    	cnt<=cnt+1;
    end
    endmodule
    

    modelsim仿真如下

    dout输出

    在这里插入图片描述

    tag输出

    在这里插入图片描述

    3.同步状态机

    基本原理:通过检测上一个模块传来的标志信号,检测是否连续三次有同步信号,若连续检测到三次则判定同步,若过程中出现一次误码,则进入失警状态,若下次仍能检测到同步信号,则回到同步状态,否则判定失帧。同样使用三段式。状态转移图如下:
    在这里插入图片描述

    module stm2(   
    	input clk,   
    	input rst_n,
            input clk15,
            input tag1,
            output reg led);
            //帧检测
            parameter s0=0,s1=1,s2=2,s3=3,s4=4;
            reg [2:0] pr_state,nx_state;                  //定义5个状态
    always @(posedge clk or negedge rst_n)        //第一段状态转移
    begin
    if(rst_n==0)
    	pr_state<=s0;
    else
    	pr_state<=nx_state;
    end          
    always @(negedge clk15 or negedge rst_n)  //第二段状态检测
    begin
    if (rst_n==0)
    	nx_state<=s0;
    else
    case(pr_state)
    	s0:if(tag1)
              nx_state<=s1;
              else
              nx_state<=s0;
    	s1:if(tag1)
              nx_state<=s2;
              else
              nx_state<=s0;
    	s2:if(tag1)
              nx_state<=s3;
              else
              nx_state<=s0;
    	s3:if(tag1)
              nx_state<=s3;
              else
              nx_state<=s4;
    	s4:if(tag1)
              nx_state<=s3;
              else
              nx_state<=s0;
    endcase
    end         
    always @(posedge clk or negedge rst_n)    //第三段状态输出
    begin
    if(rst_n==0)
    	led<=0;
    else
    	begin
    	if(nx_state==s3||nx_state==s4)
            	led<=1;
            else
                    led<=0;
            end
    endmodule
    

    modelsim仿真如下

    在这里插入图片描述

    4.分频时钟检查信号

    module f(
    	input        clk,
    	input        rst_n,
    	input        dout,   
    	output       reg clk15);	
    reg [15:0] cnt;
    always@(posedge clk or negedge rst_n )
    begin
    if(rst_n==0||dout==1)
    	begin
            cnt<=0;
            clk15<=1;
            end
    else if(cnt==16383)
            begin
            cnt<=0;
            clk15<=~clk15;
            end  
    else 
            cnt<=cnt+1;
    end
    endmodule
    

    5.引脚约束文件

    NET "clk" LOC = T8 | TNM_NET = sys_clk_pin;
    TIMESPEC TS_sys_clk_pin = PERIOD sys_clk_pin 50000 kHz;
    NET rst_n  LOC = L3 | IOSTANDARD ="LVCMOS33";
    ## reset pushbutton
    NET key    LOC = C3 | IOSTANDARD ="LVCMOS33"; ## KEY1
    ########LED Pin define###################
    NET led    LOC = P4 | IOSTANDARD ="LVCMOS33"; ## LED1
    NET out1   LOC = H15 | IOSTANDARD= "LVCMOS33"; ## LED1
    NET dout   LOC = C10 | IOSTANDARD= "LVCMOS33"; ## dout
    NET clk1   LOC = C15 | IOSTANDARD = "LVCMOS33"; ## clk
    

    6.测试文件

    module tb;
    // Inputs
    reg clk;
    reg rst_n;
    reg key;
    // Outputs
    wire led;
    // Instantiate the Unit Under Test (UUT)
    top uut (
    	.clk(clk), 
    	.rst_n(rst_n), 
    	.key(key), 
    	.led(led));		
    initial begin
    
    // Initialize Inputs
    clk = 0;
    rst_n = 0;
    key = 1;
    // Wait 100 ns for global reset to finish
    #100      rst_n=1;
    end
    always #10 clk=~clk;
    always #3000000 key=~key;
    endmodule
    

    采用数字示波器显示最终结果

    在这里插入图片描述

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  • 关于帧同步系统(一)

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