文章目录
 
同步置零和异步置零
同步预置数和异步预置数
一. 移位寄存器
I. D触发器构成的4位移位寄存器
II. 双向移位寄存器 74HC194
  
二. 计数器
I. 同步计数器
i. 同步二进制计数器
1. 同步二进制加法计数器 74161
2. 同步二进制减法计数器
3. 同步加/减计数器 74LS191 74LS193
    
ii. 同步十进制计数器
1. 同步十进制加法计数器 74160
2. 同步十进制减法计数器
   
   
II. 异步计数器
1. 异步二进制计数器
2. 异步十进制计数器 74LS290
   
III. 移位寄存器型计数器
1. 环形计数器
2. 扭环形计数器
   
IV. 任意进制计数器的构成方法
1. M < N的情况
(1) 置零法
(2) 置数法
    
2. M > N的情况
(1) 串行进位方式
(2) 并行进位方式
(3) 整体置零方式
(4) 整体置数方式
   
  
 

 
同步置零和异步置零
 
同步置零、异步置零是相对于触发器内的数据的变化而言的。所谓的同步和异步其实就是是否和时钟脉冲同步。置零即清零，同步置零就是一定要等到时钟脉冲CLK有效（等于0或者等于1）的时候才能清零，异步清零就是不用看时钟脉冲CLK，只要给置零端信号就能立刻实现置零。同步要考虑时钟脉冲，异步不考虑时钟脉冲。
  
 
同步预置数和异步预置数
 
同步置数在输入端获得置数信号后，只是为置数创造了条件，还需要再输入一个计数脉冲CP，计数器才能将预置数置入。异步置数与时钟脉冲没有任何关系，只要异步置数控制端出现置数信号，并行数据便立刻被置入。
 
 
 
一. 移位寄存器
 
移位寄存器具有存储代码、移位、数据转换、数值运算、数据处理等功能。
 
I. D触发器构成的4位移位寄存器
 
由边沿触发方式的D触发器组成的4位移位寄存器，第一个触发器的输入端D1接收输入信号，其余的每个触发器输入端D均与前一个触发器的输出端Q相连。其可以实现将原有的代码依次右移1位，利用这个性质还可以实现代码的串行-并行转换。
 
右移一位即乘2，左移一位即除以2。
 
【电路图】
 

  
 
II. 双向移位寄存器 74HC194
 
双向移位寄存器74HC194在普通移位寄存器的基础上，又增加了数据右移串行输入端DIR、数据左移串行输入端DIL、数据并行输入端D0 ~ D3、数据并行输出端Q0 ~ Q3、工作状态控制端S0和S1、异步置零端RD’。因此，74HC194具有左/右移、并行输入、保持、异步置零等功能。
 
【功能表】
 
 
【逻辑框图】
 
 
以74HC147为基础，可以利用多片74HC147接成多位双向移位寄存器。例如，用两片74HC147连接成八位双向移位寄存器，只需要将第一片的Q3连接至第二片的DIR、第二片的Q0连接至第一片的DIL、同时将两片的S0、S1、CLK和RD’分别并联即可。
 

  
 
二. 计数器
 
计数器不仅能用于对时钟脉冲进行计数，还可以用于分频、定时、产生节拍脉冲、产生脉冲序列、进行数字运算等。
 
I. 同步计数器
 
i. 同步二进制计数器
 
1. 同步二进制加法计数器 74161
 
同步计数器由T触发器构成，每次的CLK信号到达时，使得该翻转的触发器的Ti=1，不该翻转的触发器的Ti=0。则加法计数器的第i位触发器的输入端的逻辑式为：
 
 
按照这个原理，我们可以接成4位二进制同步加法计数器。
 
【驱动方程】
 
T0 = 1
 T1 = Q0
 T2 = Q0 Q1
 T3 = Q0 Q1 Q2
 
【状态方程】
 
Q0 * = Q0’
 Q1 * = Q0 Q1’ + Q0’ Q1
 Q2 * = Q0 Q1 Q2’ + (Q0 Q1)’ Q2
 Q3 * = Q0 Q1 Q2 Q3’ + (Q0 Q1 Q2)’ Q3
 
【输出方程】
 
C = Q0 Q1 Q2 Q3
 
【状态转换图】
 

 从状态转换图可以看出，同步二进制加法计数器每输入16个计数脉冲工作一个循环，并最终在Q3产生一个进位输出信号，因此同步二进制加法计数器又称为十六进制计数器。
 
【时序图】
 

 从时序波形图我们可以看出，同步二进制加法计数器具有分频功能。设输入脉冲的频率为f0，则Q0、Q1、Q2、Q3端输出脉冲的频率依次为 f0/2、f0/4、f0/8、f0/16。
 
74161在此基础上还加入了同步预置数控制端LD’、数据输入端D0~D3、进位输出端C、异步置零端RD’、工作状态控制端EP和ET。
 
【逻辑框图】
 
 
【功能表】
 

  
 
2. 同步二进制减法计数器
 
与加法计数器相反，减法计数器的第i位触发器的输入端的逻辑式为：
 

 我们也可以像构成同步二进制加法计数器那样构成同步二进制减法计数器，在此不多赘述。
  
 
3. 同步加/减计数器 74LS191 74LS193
 
加减计数器实现了将加法计数器和减法计数器的电路的合并，有两种构成加减计数器的方式：单时钟方式和双时钟方式。
  
 
（1）单时钟方式
 
单时钟方式的特点是电路只有一个CLK信号，且加减仅由U’/D的电平决定。74LS191是利用单时钟方式构成的同步加减计数器。其输入端的逻辑式为：
 
 
【功能表】
 
 
从功能表可以看出，当U’/D = 0时做加法计数，U’/D = 1时做减法计数。LD’ = 0时电路为异步预置数状态，S’为总开关。
 
 
 74LS191为异步预置数，而74161为同步预置数，但两者同为异步置零。
  
 
（2）双时钟方式
 
双时钟方式的特点是加法脉冲和减法脉冲来自两个不同的脉冲源。74LS193就是由这种方法构成的加减计数器，74LS193也具有异步置零和异步置数的功能。
 

 
  
 
ii. 同步十进制计数器
 
1. 同步十进制加法计数器 74160
 
在四位同步二进制计数器的基础上稍加修改，使其计数到1001时即返回0000，这样就制成了同步十进制加法计数器。
 
【驱动方程】
 
T0 = 1
 T1 = Q0 Q3’
 T2 = Q0 Q1
 T3 = Q0 Q1 Q2 + Q0 Q3
 
【状态转换表】
 
 
74160在此基础上，又添加了同步预置数、异步置零和保持的功能。
 
【逻辑框图】
 
 
【功能表】
 

  
 
2. 同步十进制减法计数器
 
T0 = 1
 T1 = Q0’ (Q1’ Q2’ Q3’)’
 T2 = Q0’ Q1’ (Q1’ Q2’ Q3’)’
 T3 = Q0’ Q1’ Q2’
 
【状态转换图】
 

  
 
II. 异步计数器
 
1. 异步二进制计数器
 
异步计数器中的各个触发器不是同步翻转的，在末位+1时，从低位到高位逐位进行进位。异步二进制加法计数器和异步二进制减法计数器均采用了将低位触发器的一个输出端接入到高位触发器的时钟输入端的方法。
 
【电路图】
 
 
 
由于触发器的新状态的建立要比CLK下降沿滞后一个传输延迟时间，故其时序波形图如下：
 

 
  
 
2. 异步十进制计数器 74LS290
 
异步十进制计数器74LS290便是由4位异步二进制计数器连接而成的。其电路图如下：
 
 
异步计数器与同步计数器相比，结构更为简单，但是异步计数器的工作效率较低，且在译码时会产生竞争-冒险现象。
  
 
III. 移位寄存器型计数器
 
1. 环形计数器
 
将移位寄存器首尾相接(D0=Q3)即可构成环形计数器，此环形计数器在连续脉冲作用下可以实现数据的循环右移。环形计数器的优点是电路结构极其简单，且不需要译码器，它的缺点是没有充分利用电路的状态。
 

 
 
从状态转换图可以看出，普通的环形计数器不能实现自启动，只能取由1000、0100、0010、0001为有效循环，通常我们可以接入适当的反馈逻辑电路让环形计数器能够实现自启动。
  
 
2. 扭环形计数器
 
我们可以通过改变反馈逻辑电路来增加环形计数器的电路状态利用率。若令D0=Q3’，则此环形计数器被改造成了扭环形计数器。普通扭环形计数器有两个状态循环，其中一个为无效循环，无法自启动。若又令D0 = Q1 Q2’ + Q3’，则该扭环形计数器可以自启动。
 

 
 
使用n位移位寄存器的扭环形计数器可以得到2n个有效状态的循环，其状态利用率是环形计数器的两倍，且不会产生竞争-冒险现象。
  
 
IV. 任意进制计数器的构成方法
 
若已有N进制计数器，需要得到M进制计数器，则此时应分为M<N和M>N这两种情况来讨论。
 
1. M < N的情况
 
这种情况下，我们必须设法让M~N中间的状态跳过，才可以得到M进制计数器。实现这种跳跃的方法有置零法和置数法两种。
 
(1) 置零法
 
置零法适用于有置零输入端的计时器。置零法不需要考虑D端，对于进位信号的产生，则需要根据实际情况来判断是否需要进位输出端C，若不需要C则进位脉冲由Q端直接输出。
 
对于异步置零的计数器，当它从全0状态S0开始计数并接收了M个计数脉冲后，电路进入SM状态，将此时的SM状态译码成一个置零信号加到置零输入端即可将计数器返回S0状态，从而得到M进制计数器。电路一进入SM状态即被置成S0状态，所以SM状态出现时间极短，故在稳定的状态中不含有SM状态。稳定的状态为S 0 ~ S M-1。
 
对于同步置零的计数器，由于必须等下一个时钟信号到达后才可以被置零，所以只需要从S M-1状态译码出同步置零信号即可，S M-1也包含在稳定循环当中。
 
例如，用置零法将异步置零的同步十进制计数器74160接成同步六进制计数器，在状态为0110时立即被置为0000，从而实现0000~0101的六进制循环。为了增加电路可靠性，我们还可以增加一个SR锁存器维持置零信号，用锁存器的Q’端连接RD’端，用Q端连接进位信号输出端。
 
【状态转换图】
 
 【示意图】
 

  
 
(2) 置数法
 
置数法也叫置位法，适用于有预置数功能的计数器，它通过给计数器重复置入某个数值的方法来跳跃M~N这些状态，从而获得M进制计数器。
 
对于异步预置数的计数器，只要LD’=0的信号一出现，则数据会立即置入计数器中，不受CLK信号控制，所以预置数信号应该从S i+1开始译出。S i+1只在很短的时间内存在，不包含在稳定循环中。
 
对于同步预置数的计数器，预置数信号应该从Si状态开始译出，等到下一个CLK信号到来时才将要置入的数据置入计数器中。
 
例如，用置数法将同步预置数的同步十进制计数器74160接成同步六进制计数器，从D端置入循环开始状态，从Q端译码输出循环结束状态。
 
如果预置数为0000，计数循环结束时为0101，则无法从C端产生进位脉冲，故进位脉冲只能从Q2端进位输出。
 

 
 当然，若预置数为1001，则计数循环结束时为0100，此时再返回1001即可产生进位信号，即进位信号从C端输出。
 

  
 
2. M > N的情况
 
此时则必须用多片N进制计数器组合成M进制计数器。各片之间的连接方式有串行进位方式、并行进位方式、整体置零方式和整体置数方式四种。
 
(1) 串行进位方式
 
串行进位方式中以低位片的进位输出信号作为高位片的时钟输入信号。
 
例如，用串行进位方式将74160接成一百进制计数器：
 

  
 
(2) 并行进位方式
 
并行进位方式中以低位片的进位输出信号作为高位片的工作状态控制信号，且两片的CLK输入端同时接入计数输入信号。
 
例如，用并行进位方式将74160接成一百进制计数器：
 

 在N1和N2不等于N时，可以先将两个N进制计数器用置零或置数法分别接成N1和N2进制计数器，再用并行或串行进位方式连接起来。
 
 
 
(3) 整体置零方式
 
当M为素数时，就不能采用串行进位或并行进位的方法了，必须采用整体置零或整体置数的方式。
 
整体置零方式就是先将两片N进制计数器按串行或并行接成一个大于M进制的计数器，再用置零法将相应置零端置零。但整体置零法可靠性差，通常还需要加译码电路才能正常使用。第一片为个位，第二片为十位。整体置零数就是进制数。
 
例如，用两片同步十进制计数器74160接成一个二十九进制计数器：
 
29 = 2×10 + 9×1
 
  
 
(4) 整体置数方式
 
整体置数方式就是先将两片N进制计数器按串行或并行接成一个大于M进制的计数器，再用置数法的原理跳过多余的状态，从而获得M进制计数器。整体置数输出端Q的值要比进制数少一。
 
例如，用两片同步十进制计数器74160接成一个二十九进制计数器：
 
29 = 2×10 + 8×1 + 1
 

摘要：本节将系统介绍时序逻辑电路的工作方法和分析方法、设计方法。首先，概要地讲述了时序逻辑电路在逻辑功能和电路结构上的特点，并详细介绍了分析时序逻辑电路的具体方法和步骤。然后分别介绍了移位寄存器、计数器、顺序脉冲发生器等各类常用时序逻辑电路的工作原理和使用方法。在讲述了时序逻辑电路的设计方法后，初步介绍如何用硬件描述语言描述时序逻辑电路。最后从物理概念上讨论了时序逻辑电路的动态特性和竞争-冒险现象。
 
基本概念
 
组合逻辑电路：t 时刻输出仅与t时刻输入有关，与 t 以前的状态无关。
 
时序逻辑电路：t 时刻输出不仅与 t 时刻输入有关，还与电路过去的状态有关。
 
时序逻辑电路的构成及结构特点：
 
由组合电路和存储电路（触发器）构成，而存储电路是必不可少的。
存储电路的的输出状态必须反馈到组合电路的输入端、与输入信号一起，共同决定组合逻辑电路的输出，可用三组方程来描述。
 
 

  
  
 
 
时序逻辑电路的框图可以画成图1右图所示的普遍形式。图中的代表输入信号，代表输出，代表存储电路的输入信号，代表存储电路的输出，这些信号可以用三个方程组来描述
 
输出方程
 
驱动方程/
 
(激励方程）
 
状态方程

时序电路分类：同步时序电路、异步时序电路；Moore型、Mealy型。
 
时序逻辑电路的分析方法
 
同步时序电路分析方法
 
分析同步时序电路时一般按如下步骤进行：
 
 
 
从给定的逻辑图中写出每个触发器的驱动方程。
将得到的这些驱动方程代入相应触发器的特征方程，得出每个触发器的状态方程，从而得到由这些状态方程组成的整个时序电路的状态方程组。
根据逻辑图写出电路的输出方程。
写出整个电路的状态转换表、状态转换图和时序图；
由状态转换表或状态转换图得出电路的逻辑功能。
 
异步时序电路分析方法
 
 
 
异步时序电路的分析方法和同步时序电路的分析方法有所不同。在异步时序电路中，每次电路状态发生转换时并不是所有触发器都有时钟信号。只有那些有时钟信号的触发器才需要用特征方程去计算次态，而没有时钟信号的触发器将保持原来的状态不变。
 
若干常用的时序逻辑电路
 
移位寄存器
 
可寄存一组二进制数码的逻辑部件，叫寄存器，是由触发器构成的，只要有置位和复位功能，就可以做寄存器，如基本SR锁存器、D触发器、JK触发器等等。一个触发器可以存1位二进制代码，故N位二进制代码需要N个触发器。
 
根据存放数码的方式不同分为并行和串行两种：并行方式就是将寄存的数码从各对应的输入端同时输入到寄存器中；串行方式是将数码从一个输入端逐位输入到寄存器中。根据取出数码的方式不同也可分为并行和串行两种：并行方式就是要取出的数码从对应的各个输出端上同时出现；串行方式是被取出的数码在一个输出端逐位输出；根据有无移位功能寄存器也常分为数码寄存器和移位寄存器。
 
由D触发器构成的4位移位寄存器
 
 
 

  
  
 
 
其中D1为串行输入端， D0为串行输出端，Q3～ Q0为并行输出端，CLK为移位脉冲输入端。因为触发器由传输延迟时间tpd，所以在CLK↑到达时，各触发器按前一级触发器原来的状态翻转。
 
 
 

  
  
 
 
由JK触发器构成的移位寄存器
 
电路如图4所示，其分析原理同上，不同的是JK触发器的寄存是在移位脉冲的下降沿发生的。
 
 
 

  
  
 
 
双向移位寄存器74LS194A
 
 
 

  
  
 
 
 
 

  
  
 
 
计数器
 
在计算机和数字逻辑系统中，计数器是最基本、最常用的部件之一。它不仅可以记录输入的脉冲个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。
 
加法计数器
 
 
 

  
  
 
 
减法计数器：略
 
可逆计数器：略
 
环形计数器：略
 
扭环形计数器：略
 
顺序脉冲发生器
 
在一些数字系统中，有时需要系统按照事先规定的顺序进行一系列的操作，这就要求系统的控制部分能给出一组在时间上有一定先后顺序的脉冲信号，能产生这种信号的电路就是顺序脉冲发生器。
 
由移位寄存器构成
 
 
 

  
  
 
 
由计数器和译码器构成的
 
图9为由74LS161构成的8进制计数器和3－8译码器构成的顺序节拍脉冲发生器
 
 
 

  
  
 
 
序列信号发生器
 
在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，这样的信号称为序列信号，产生序列信号的电路称为序列信号发生器。
 
由计数器和数据选择器构成
 
 
 

  
  
 
 
 
 
由移位寄存器构成：略
 
时序逻辑电路的设计方法
 
同步时序逻辑电路的设计方法
 
 
 
一 、逻辑抽象，得出电路的状态转换图或状态转换表
 
 
分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量；
定义输入、输出逻辑状态和每个电路状态的含义，并将电路状态顺序编号；
按照题意列出电路的状态转换表或画出电路的状态转换图。
 
二、 状态化简
 
 
若两个电路状态在相同的输入下有相同的输出，并且转换到同样的一个状态去，则称这两个状态为等价状态。等价状态可以合并，这样设计的电路状态数少，电路越简。
 
三、 状态分配
 
 
状态分配也叫状态编码
 
 
确定触发器的数目n ；
确定电路的状态数M ，应满足2n－1<M≤2n;
进行状态编码，即将电路的状态和触发器状态组合对应起来。
 
四 、选定触发器的类型，求出电路的状态方程、驱动方程和输出方程
 
 
选定触发器的类型；
由状态转换图（或状态转换表）和选定的状态编码、触发器的类型，写出电路的状态方程、驱动方程和输出方程。
 
五 、根据得到的方程式画出逻辑图
 
 
六、 检查设计的电路能否自启动
 
 
若电路不能自启动，则应采取下面措施：
 
 
通过预置数将电路状态置成有效循环状态中；
通过修改逻辑设计加以解决。
 
 
 

  
  
 
 
时序逻辑电路的自启动设计
 
在前面的同步时序电路设计中，电路的自启动检查是在最后一步进行的，如果不能自启动，还要返回来从新修改设计。如果在设计过程中能够考虑自启动的问题，就可以省略检查自启动这一步骤了。
 
异步时序逻辑电路的设计方法
 
由于异步时序电路中的触发器不是同时动作的，因而在设计异步时序电路时除了需要完成设计同步时序电路所应做的各项工作外，还要为每个触发器选定合适的时钟信号。这就是设计异步时序电路所遇到的特殊问题。
 
设计步骤大体上任可按照同步时序电路的设计步骤进行。
 
复杂时序逻辑电路的设计
 
在一些复杂的时序电路中，往往会包含为数众多的输入变量、输出变量、电路状态，而且存在多种状态循环和需要完成各种逻辑运算。这时已难以用一组状态方程、驱动方程和输出方程描述整个电路的逻辑功能了，因此简单地套用前面讲过的设计方法显然已经行不通了。
 
在这种情况下，通常采用层次化结构设计方法，或者称为模块化设计方法。层次化结构设计方法有“自顶向下”和“自底向上”两种做法。采用自顶向下的做法时，首先需要将所设计电路的功能逐级划分为更简单的功能模块，直到这些模块都能用简单的逻辑电路实现为止。这些简单的逻辑电路都可以用我们前面讲过的设计方法来设计。由于电路规模较大、功能复杂，所以经常需要有一个控制模块去协调各模块之间的操作。有人又将这类能明显地划分出控制模块的数字电路称为数字系统。
 
由于自顶向下划分模块的过程中完全是从获得最佳电路性能出发的，并未考虑这些模块电路是否有成熟的设计存在了，所以必须从头设计每个模块电路，然后进行仿真和测试。在发现问题时，还需反复修改。即便如此，在做成硬件电路后，也不能保证绝对不出现问题。
 
在采用自底向上的做法时，首先要考虑有哪些已知的、成熟的模块电路可以利用。这些模块电路可能是标准化的集成电路器件，也可能是经过验证的计算机软件。将电路划分为功能模块时，最后要划分到能利用这些已有的模块电路来实现为止。直接采用这些模块电路能大大减少设计的工作量。然而有时由于需要迁就已有的模块电路，这就会使电路的某些性能受到一些影响。另外，也不可能任何一种功能模块都有现成的成熟设计，因此多数情况下都采用自顶向下和自底向上相结合的方法，以求达到既能满足设计要求，又能提高设计速度、降低设计成本的目标。
 
时序逻辑电路中的竞争-冒险现象
 
因为时序逻辑电路通常都包含组合逻辑电路和存储电路两个部分，所以它的竞争-冒险现象也包含两个方面。一方面是其中的组合逻辑电路部分可能发生的竞争-冒险现象。另一方面是存储电路（或者说是触发器）工作过程中发生的竞争-冒险现象。
 
为了保证触发器可靠地翻转，输入信号和时钟信号在时间配合上应满足一定的要求。然而当输入信号和时钟信号同时改变，而且途径不同路径到达同一触发器时，便产生了竞争。
 
 
 

  
  
 
 
图12 八进制异步计数器电路中，就存在着这种存储电路的竞争-冒险现象。由于CLK3取自Q1，而J3=K3=Q2，FF2的时钟信号又取自Q'1，因而当FF1由0变成1时FF3的输入信号和时钟电平同时改变，导致了竞争-冒险现象的发生。
 
如果Q1从0变成1时Q2的变化首先完成， CLK3的上升沿随后才到，那么在CLK3 =1的全部时间里J3和K3的状态将始终不变，可以根据CLK3下降沿到达时Q2的状态决定FF3是否该翻转。此时电路是一个八进制计数器。
 
反之，如果Q1从0变成1时CLK3的上升沿首先到达，而Q2的变化在后，则CLK3 =1的全部时间里J3和K3的状态可能发生变化，这就不能简单地凭CLK3下降沿到达时Q2的状态来决定Q3的次态了。电路就不按八进制计数循环工作了。倘若在设计时无法确切知道CLK3和Q2哪一个先改变状态，那么也就不能确定电路状态转换的规律。
 
为了确保CLK3的上升沿在Q2的新状态稳定建立之后才到达FF3 ，可以在Q1到CLK3 的传输通道上增加延迟环节，G1和G2就是作延迟环节用的。只要G1和G2的传输延迟时间足够长，一定能使Q2的变化先于CLK3的变化，保证电路按八进制计数循环正常工作。
 
一般认为存储电路的竞争-冒险现象仅发生在异步时序电路中。在有些规模较大的同步时序电路中，由于每个门的带负载能力有限，所以经常是先用一个时钟信号同时驱动几个门电路，然后再由这几个门电路分别去驱动若干个触发器。由于每个门的传输时间不同，严格地讲系统已不是真正的同步时序电路了，故仍有可能发生存储器电路的竞争-冒险现象。
 
参考链接
 
 
 
《数字电子技术基础》（第六版）高等教育出版社
 

触发器是构成时序逻辑电路的基本元件，根据各级触发器时钟端的连接方式，可以将时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。在同步时序电路中，各触发器的时钟端全部连接到同一个时钟源上，统一受系统时钟的控制，因此各级触发器的状态变化是同时的。在异步时序逻辑电路中，各触发器的时钟信号是分散连接的，因此触发器的状态变化不是同时进行的。
 
同步时序逻辑电路
 

 从构成方式来讲，同步时序电路所有操作都是在同一时钟严格的控制下步调一致地完成的。从电路行为上，同步电路的时序电路公用同一个时钟，而所有的时钟变化都是在时钟的上升沿（或下降沿）完成的。
 

 同步逻辑是时钟之间存在固定因果关系的逻辑，所有时序逻辑都是在同源时钟控制下运行。注意，在用Verilog HDL实现时，并不要求是同一时钟，而是同源时钟。所谓的同源时钟是指同一个时钟源衍生频率比值为2的幂次方，且初相位相同的时钟。
 
异步时序逻辑电路
 

 异步时序逻辑电路，顾名思义就是电路的工作节奏不一致，不存在单一的主控时钟，主要是用于产生地址译码七、FIFO和异步RAM的读写控制信号脉冲。除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件；电路状态改变完全有外部输入的变化直接引起。由于异步电路没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间的竞争冒险。

逻辑电路根据是否包含记忆元件，分为组合逻辑电路和时序逻辑电路。组合逻辑电路不包含记忆元件，某时间点的输出（逻辑函数值）仅取决于当时的输入。含有记忆元件的逻辑电路被称为时序逻辑电路。在组合逻辑电路中，当前的输出只取决于当前的输入。而在时序逻辑电路中，只知道当前的输入并不足以确定当前的输出。也就是说，时序逻辑电路是一种过去的电路状态也会对输出产生影响的逻辑电路。
 
时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路两种。同步时序逻辑电路中，输入和内部状态的变化由时钟信号控制同步进行，而异步时序逻辑电路则不需要时钟信号。FPGA电路设计一般使用同步时序逻辑电路。
 
 
 
https://blog.csdn.net/HEN_MAN/article/details/6923155
 
逻辑电路：
 
以二进制为原理、实现数字信号逻辑运算和操作的电路。分组合逻辑电路和时序逻辑电路。前者的逻辑功能与时间无关，即不具记忆和存储功能，后者的操作按时间程序进行。由于只分高、低电平，抗干扰力强，精度和保密性佳。广泛应用于计算机、数字控制、通信、自动化和仪表等方面。 最基本的有与电路 或电路 和非电路。简单的逻辑电路通常是由门电路构成，也可以用三极管来制作，比如，一个NPN三极管的集电极和另一个NPN三极管的发射极连接，这就可以看作是一个简单的与门电路，即：当两个三极管的基极都接高电平的时候，电路导通，而只要有一个不接高电平，电路就不导通……
 
组合逻辑电路：
 
组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。组合逻辑电路可以有若个输入变量和若干个输出变量，其每个输出变量是其输入的逻辑函数，其每个时刻的输出变量的状态仅与当时的输入变量的状态有关，与本输出的原来状态及输入的原状态无关，也就是输入状态的变化立即反映在输出状态的变化。组合逻辑电路没有记忆功能。
 
在VHDL编程设计中，程序一般分为时序逻辑（Sync_process）和组合逻辑（Async_process）两部分。时序逻辑是具有记忆功能的，在时序部分的赋值会产生寄存器以供后续逻辑使用。但是，在组合逻辑部分，应该只产生控制信号，在该控制信号的控制下，在时序部分赋值产生寄存器。如果在组合逻辑部分进行了下面类似的运算：
 
when st1 =>
 
a <= *&^&^&;
 
NextState <= st2;
 
when st2 =>
 
b <= *&%&*;
 
NextState <= st3;
 
when st3 =>
 
c <= a+b;
 
 
 
那么，在仿真中虽然能看到c确实被赋值为a+b，但是，烧板子之后，c的值仍旧为0。这是因为\在组合逻辑中，一个signal又被放在等式左边又被放在等式右边，会产生memory，但是，其实组合逻辑是无记忆性的，是不允许产生memory的，所以没有寄存器（只在时序部分clk控制下产生）生成，a和b的生命周期只有在各自被赋值的状态中有效，跳出该状态之后，该信号就被重新置0。所以，正确的做法是在组合逻辑部分发送控制信号，enable时序部分的计算与赋值。
 
时序逻辑电路：
 
时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。时序电路具有记忆功能。
 
同步时序电路：时序逻辑电路可以分为同步时序电路和异步时序电路两大类。其中同步时序电路是指各触发器的时钟端全部连接在一起,并接系统时钟端;只有当时钟脉冲到来时,电路的状态才能改变;改变后的状态将一直保持到下一个时钟脉冲的到来,此时无论外部输入x有无变化;状态表中的每个状态都是稳定的.
 
异步时序电路：
 
时序逻辑电路可以分为同步时序电路和异步时序电路两大类。其中异步时序电路是指电路中除以使用带时钟的触发器外,还可以使用不带时钟的触发器和延迟元件作为存储元件;电路中没有统一的时钟;电路状态的改变由外部输入的变化直接引起.可将异步时序逻辑电路分为脉冲异步时序电路和电平异步时序电路.
 
同步时序逻辑设计中整个电路可看做由组合逻辑和寄存器相间隔而成。