文章目录
一、计数器
1. 计数器概念和分类
2. 双时钟可逆十六进制计数器74LS193
(1) 74LS193的引脚示意图和逻辑功能图
(2) 74LS193 的逻辑功能表
3. 用集成计数器实现任意进制计数
(1) 反馈清零法和反馈置数法 (M < N)
a. 反馈清零法
b. 反馈置数法
(2) 多个芯片级联(M>N)
a. 分解法
b. 扩展法
二、寄存器
1. 寄存器概念和分类
2. 基本寄存器结构和功能
3. 集成的基本寄存器
(1) 由多个边沿D触发器组成的集成寄存器
(2) 具有输入使能功能的锁存型寄存器
(3) 具有输出缓冲功能的寄存器
4. 移位寄存器
(1) 单向移位寄存器
(2) 双向移位寄存器
(3) 4位双向移位寄存器74LS194
(4) 移位寄存器的应用——实现数码串/并转换
三、多谐震荡电路(补充)
1. 多谐振荡器
2. 555定时器
(1) 电路结构
(2) 工作原理
(3) 工作原理
3. 用555定时器构成多谐振荡器
(1) 电路结构
(2) 工作原理
(3) 振荡频率计算

一、计数器
1. 计数器概念和分类
计数： 累计输入脉冲的个数构成：

$1$ 个触发器有 $2$ 个状态，可计 $2$ 个数( $1$ 位二进制数)
$n$ 个触发器有 $2^n$ 个状态，可计 $2^n$ 个数( $n$ 位二进制数)

应用：分频、定时、产生节拍脉冲和脉冲序列、进行数字运算等.
分类如下：

按数制分：

二进制计数器
十进制计数器
$N$ 进制(任意进制)

计数器按计数方式分：

加法计数器
减法计数器
可逆计数 (Up-Down Counter，既能够做加法也能够做减法)

按时钟控制分：

同步计数器 (Synchronous)
异步计数器 (Asynchronous)

我们的重点在于同步集成计数器。同步计数器的特点：在同步计数器内部， 各个触发器都受同一时钟脉冲——输入计数脉冲(计数就是统计累计输入脉冲的个数)的控制， 因此， 它们状态的更新几乎是同时的， 故被称为 “同步计数器”。
下面就将介绍常用的同步计数器。
2. 双时钟可逆十六进制计数器74LS193
(1) 74LS193的引脚示意图和逻辑功能图
双时钟是指存在两个时钟信号，可逆指的是既可以做加法计数，也可以做减法计数。


为了使用74LS193，我们必须掌握其引脚的功能：

Vcc ：外接电源；
GND ：接地；
$CP_D$ ：减法(down)脉冲输入信号；
$CP_U$ ：加法(up)脉冲输入信号；
$\overline {CO}$ ：进位输出端，carry output，多个74LS193级联的时候有用处；
$\overline {BO}$ ：借位输出端，borrow output，多个74LS193级联的时候有用处；
$D_3D_2D_1D_0$ ：外部输入数据，用于异步置数；
$Q_3Q_2Q_1Q_0$ ：计数器输出数据；
$CR$ ：异步清零端；
$\overline {LD}$ ：异步置数控制端；

(2) 74LS193 的逻辑功能表


$CR=1$ 时，异步清零，计数器输出数据 $Q_3Q_2Q_1Q_0$ 为 $0000$；
$CR=0，\overline {LD}=0$时，异步置数 $Q_3Q_2Q_1Q_0$ 为 $D_3D_2D_1D_0$ ；
$CR=0，\overline {LD}=1$，既不清零也不置数，此时如果 $CP_{U} \uparrow$ 且 $CP_D = 0$ 时，加 $1$ 计数；当加法计数到达 1111 时，进位输出 $\overline {CO}$ 输出一个脉宽等于 $CP_{U}$ 的低电平部分的低电平脉冲；当下一个 $CP_{U}$ 上升沿到来时，$\overline {CO}$ 变为高电平，由此产生一个 $\overline {CO}$ 的上升沿；多个74LS193级联时，正好将低位的  $\overline {CO}$ 端与高位的 $CP_{U}$ 端连接起来；
$CR=0，\overline {LD}=1$，既不清零也不置数，此时如果 $CP_D \uparrow$ 且 $CP_U = 0$ 时，减 $1$ 计数；当减法计数到达 0000 时，借位输出 $\overline {BO}$ 输出一个脉宽等于 $CP_{U}$ 的低电平部分的低电平脉冲；当下一个 $CP_{D}$ 上升沿到来时，$\overline {BO}$ 变为高电平，由此产生一个 $\overline {BO}$ 的上升沿；多个74LS193级联时，正好将低位的  $\overline {BO}$ 端与高位的 $CP_{D}$ 端连接起来；
$CR=0，\overline {LD}=1$，且 $CP_D,CP_U$ 均无变化时，状态保持。


3. 用集成计数器实现任意进制计数
若已有 $N$ 进制计数器，现在要实现 $M$ 进制计数器：

M < N ：反馈清零法或反馈置数法
M > N ：多个芯片级联

(1) 反馈清零法和反馈置数法 (M < N)
在 $N$ 进制计数器的顺序计数过程中， 若设法使之跳过 $N - M$ 个状态 ， 就可以得

到 $M$ 进制计数器 ， 其方法有清零法(复位法)和置数法(置位法)。注意，两种方法的使用是有条件的。
a. 反馈清零法
清零法 适用于有清零输入端(异步 或 同步）的计数器。例如74LS193。
异步清零法和同步清零法存在一些差异，但基本思想都是：计数器从全 $0$ 状态 $S_0$ 开始计数，计满 $M$ 个状态后产生清零信号，使计数器恢复到初态 $S_0$ ，然后再重复上述过程。


反馈清零法-异步清零： $S_M$ 状态进行译码产生置零信号并反馈到异步清零端，74LS193中是 $CR$ ，使计数器立即返回 $S_0$ 状态。$S_M$ 状态只在极短的瞬间出现，通常称它为“暂态”。



步骤：

(1) 写出状态 $S_M$ 的二进制代码；

(2) 求归零逻辑：$S_M$ 中所有 $1$ 对应的端口求与(异步清0端高电平有效)或者是求与-非(低电平有效)；

(1) 画出电路连线图。
反馈清零法-同步清零：当计数器处于 $S_{M-1}$ 状态时，产生同步清零信号，在下一个时钟脉冲使芯片转换到零状态。



步骤：

(1) 写出状态 $S_{M-1}$ 的二进制代码；

(2) 求归零逻辑：$S_{M-1}$ 中所有 $1$ 对应的端口求与(同步清0端高电平有效)或者是求与-非(低电平有效)；

(3) 画出电路连线图
例. 用74LS193构成一个十二进制计数器。

答：74LS193是十六进制计数器，要构成十二进制计数器，可采用反馈清零法。利用异步清零端即可。

步骤：

(1) 写出S M 的二进制编码：$S_M = S_{12} =1100$

(2) 求归零逻辑：$CR = Q^n_3Q^n_2$

(3) 画出电路图：


b. 反馈置数法
清 $0$ 法中，计数器每次都是从全 $0$ 状态 $S_0$ 开始计数；

置数法可以通过预置功能使计数器从某个预置状态 $S_i$ 开始计数， 计满 $M$ 个状态后产生置数信号，使计数器又进入预置状态 $S_i$ ， 然后再重复上述过程。



反馈置数法-异步置数：在暂态 $S_{i+M}$ 产生置数信号，并马上将预置数—— $i$ 的二进制代码，通过异步置数端置于计数器；适合74LS193；
反馈置数法-同步置数：在状态 $S_{i+M-1}$ 产生置数信号，要等下一个 CP 到来时，才将预置数置入计数器，故无暂态。置数完成后，计数器从被置入的状态重新开始计数。
例. 采用反馈置数法，用74LS193构成一个十进制计数器。

分析：74LS193是异步置数计数器，共有16个状态，要构成十进制计数器，可从中选取10个连续的状态。选定十个状态 $Q_3 Q_2 Q_1 Q_0$ 为：$0011→1100$ 。

写出反馈态 $S_{i+M}$ 的二进制代码， 即 $S_{i+M} =1101$；
求置数逻辑：$\overline {LD} = \overline {Q_3 Q_2 Q_0}$；
预置态 $S_i =0011$， 画出电路图：



(2) 多个芯片级联(M>N)
若要求实现的计数器计数值 $M$ 超过单片计数器的计数范围， 则必须将多片计数器级联。
a. 分解法
若 $M$ 可分解为 $M = M_1 × M_2 × … M_n$ ， 则用 $n$ 片计数器分别组

成 $M_1$, $M_2$ … $M_n$ 进制计数器 ， 然后再将它们 级联 而成。
级联方法：

并行进位法：所有芯片共用一个时钟信号，低位芯片的进位输出控制相邻高位芯片的使能端(同步方式)；
串行进位法：低位芯片的进位输出作为相邻高位芯片的CP(异步方式)；适合74LS193.

b. 扩展法
先将 $n$ 片计数器 级联 组成最大计数值 $N＞M$的计数器 ， 然后采用 整体清0 或 整体置数 的方法实现模 $M$ 计数器 。
例. 用74LS193设计一个 $256$ 进制的计数器。

分析：74LS193是 $16$ 进制计数器，两片74LS193级联可以实现 $256$ 进制计数器。



当低位计数器计数为 $1111$ 时，低位计数器的进位输出端产生一个低电平脉冲信号；当下一个时钟脉冲上升沿到来时，低位计数器的进位输出端变为高电平值，相当于高位计数器的时钟端有一个上升沿，高位计数器计数增加 $1$ 。

二、寄存器
1. 寄存器概念和分类
和计数器一样，寄存器也是时序逻辑电路的最常见的应用之一。
寄存：把二进制数据或代码暂时存储；

功能特点：暂存数据或代码，一般不对存储内容进行处理；

结构特点：通常由 $D$ 触发器构成；

分类：

基本寄存器（数码寄存器）
移位寄存器

输入输出方式：

并行方式：每一位数据对应一个输入端/输出端，在 $CP$ 作用下，各位同时输入/输出；
串行方式：只有一个输入端/输出端，$CP$ 作用下，各数码逐位输入/输出。

2. 基本寄存器结构和功能


右图是具有异步清零端的基本寄存器。
功能说明：

当 $\overline {CR} = 0$ 时，寄存器清零：$Q^{n+1}_3Q^{n+1}_2Q^{n+1}_1Q^{n+1}_0 = 0000$；
当 $\overline {CR} = 1$ 时，时钟脉冲 CP 上升沿到来，寄存器置数。加在并行数据输入端的数据 $D_3$ ~ $D_0$ ，就立即被送到触发器输出端，$Q^{n+1}_3Q^{n+1}_2Q^{n+1}_1Q^{n+1}_0 = D_3D_2D_1D_0$ ；
当 $\overline {CR} = 1$ 时，除了时钟上升沿之外的其他时间，寄存器的状态保持不变。

3. 集成的基本寄存器
(1) 由多个边沿D触发器组成的集成寄存器
下图是 $4$ 位上升沿集成触发器74LS175：


引脚说明：

$D_0$～$D_3$ ：并行数据输入端
$Q_0$～$Q_3$ ：并行数据输出端
$\overline {R_D}$ ：异步清零控制端

74LS175集成触发器，上升沿时送数，异步清零：


(2) 具有输入使能功能的锁存型寄存器
 
上图的集成寄存器在时钟上升沿锁存数据，其他时间保存数据；可以异步清零，可以使能。功能表如下：


(3) 具有输出缓冲功能的寄存器
 
当 $\overline {OE}=0$ 时，锁存在触发器的数据才会传到输出端。

4. 移位寄存器
移位： 将寄存器所存储的各位数据，在每个移位脉冲的作用下， 向左或向右移动一位。根据移位的方向，分成：左移、右移和双向移位。
(1) 单向移位寄存器
 

$D_I$ ：串行数据输入端；
$D_O$ ：串行数据输出端；
$CP$ ：时钟端；
$Q_0$  ~ $Q_3$ ：并行数据输出端；
$\overline R$ ：异步清零端

触发器的驱动方程：$D_0=D_I，D_1 =Q_0^n，D_2 =Q_1^n，D_3 =Q_2^n$；

代入 $D$ 触发器的特征方程：$Q^{n+1}  = D$ ；

得到：$Q_0^{n+1} =D_I，Q_1 ^{n+1} =Q_0^n，Q_2^{n+1} =Q_1^{n} ，Q_3^{n+1} =Q_2^n$
(2) 双向移位寄存器
 

移位控制端：$M$
左移串行输入端：$D_{SL}$
右移串行输入端：$D_{SR}$

次态方程：

$\left \{
\begin{aligned}
&Q^{n+1}_0 = \overline {M}D_{SR} + MQ^n_1\\
&Q^{n+1}_1 = \overline MQ^n_0 + MQ^n_2\\
&Q^{n+1}_2 = \overline MQ^n_1 + MQ^n_3\\
&Q^{n+1}_3 = \overline MQ^n_2 + MD_{SL}
\end{aligned}
\right.$
$M=0$ 时，右移，$Q_0^{n+1} = D_{SR}，Q_1 ^{n+1} =Q_0^n，Q_2^{n+1} =Q_1^{n} ，Q_3^{n+1} =Q_2^n$；

$M=1$ 时，左移，$Q_0^{n+1} = Q^{n}_1，Q_1^{n+1} = Q_2^n，Q_2^{n+1} =Q_3^n，Q_3^{n+1} = D_{SL}$；
(3) 4位双向移位寄存器74LS194
 
74LS194的逻辑功能表如下：



例. 利用两片集成移位寄存器74LS194扩展成一个 $8$ 位移位寄存器

分析如下：

74LS194受统一的时钟脉冲控制，$8$ 位移位寄存器也应该同步运行；
74LS194的清零端应该一起接受控制；
工作方式控制段也应该统一被控制；
为了左移，必须将右边那片74LS194的 $Q_4$ 指向左边74LS194的 $D_{SL}$ 输入端；同理可以右移：



(4) 移位寄存器的应用——实现数码串/并转换
串/并转换是指将串行输入的数据，经转换电路之后变成并行输出，常用于计算机通信中的数据接收方。


Step1：$\overline {CR}$ 端加低电平，异步清零，$Q_7 = 0，M_1M_0 = 11$ ，寄存器处于置数工作状态；



Step2：$\overline {CR}$ 端加高电平，当第一个 CP 上升沿到来时，输出端：$Q_0Q_1 Q _2 Q_3 Q_4 Q_5 Q_6 Q_7 =01111111$ ，$Q_7 =1，M_1 M_0 =01$ ，寄存器处于串行右移工作方式；
Step3：当第二个 CP 上升沿到来时，输出端数据右移 $1$ 位：$Q_0 Q_1 Q_2 Q_3 Q_4 Q_5 Q_6 Q_7 =D_0 0111111$ ，$Q_7 =1，M_1 M_0 =01$ ，寄存器处于串行右移工作方式；
Step4：在后续的 $6$ 个 CP 上升沿到来时，输出端数据依次右移 $1$ 位：$Q_0 Q _1 Q_2 Q_3 Q_4 Q_5 Q_6 Q_7 =D_6 D_5 D_4 D_3 D_2 D_1 D_0 0$ ，此时，串行输入的数据已被转换成并行输出。
数据串/ 并转换电路的逻辑功能表：



三、多谐震荡电路(补充)
1. 多谐振荡器
多谐振荡器是一种自激振荡器，在接通电源后，不需要外加触发信号，便能自动产生矩形脉冲。多谐振荡器在工作过程中没有稳定状态，故称为无稳态电路。
2. 555定时器
(1) 电路结构

(2) 工作原理
a. $\overline {R_D} = 0$ 时，三极管导通：


b. $\overline {R_D} = 1，TH > {2\over 3} V_{CC}，\overline {TR} > {1\over 3} V_{CC}$时，$\overline R = 0，\overline S = 1$，三极管导通：


c. $\overline {R_D} = 1，TH < {2\over 3} V_{CC}，\overline {TR} < {1\over 3} V_{CC}$时，$\overline R = 1，\overline S = 0$，三极管截止：


d. $\overline {R_D} = 1，TH < {2\over 3} V_{CC}，\overline {TR} > {1\over 3} V_{CC}$时，$\overline R = 1，\overline S = 1$，三极管保持：


e. $\overline {R_D} = 1，TH > {2\over 3} V_{CC}，\overline {TR} < {1\over 3} V_{CC}$时，$\overline R = 0，\overline S = 0$，无意义。
(3) 工作原理
功能表总结如下：



3. 用555定时器构成多谐振荡器
(1) 电路结构
 
(2) 工作原理
a. 第一暂稳态。接通 $V_{CC}$  后：

开始时 $TH = \overline {TR} = u_C \approx 0$ ，$u_O$ 为高电平，放电管截止，$V_{CC}$  经 $R_1,R_2$ 向 $C$  充电 ，$u_C$ 上升，这时电路 处于暂稳态 $I$ 。


b. 第二暂稳态。当 $u_C$ 上升到 $TH = \overline {TR}  = u_C ≥ {2 \over 3} V_{CC}$  时，$u_O$ 跃变为低电平，同时放电管 $T$ 导通，$C$ 经 $R_2$ 和 $T$ 放电，$u_C$ 下降，电路进入暂稳态 $Ⅱ$ 。


c. 第三暂稳态。当 $u_C$ 下降到：$TH = \overline {TR}  = u_C \le {1 \over 3} V_{CC}$  时，$u_O$ 重新跃变为高电平，同时放电管 $T$ 截止，$C$ 又被充电，$u_C$ 上升，电路又返回到暂稳态 $Ⅰ$ 。


(3) 振荡频率计算
电容 $C$  如此循环充电和放电，使电路产生振荡，输出矩形脉冲。



$t_{PH} \approx 0.7(R_1 +R_2)C$

$t_{PL} \approx 0.7R_2C$

周期：$T = t_{PH} + t_{PL} = 0.7(R_1+2R_2)C$

频率：$f = {1 \over {(t_{PL} + t_{PH})}} \approx {1.43 \over (R_1 +2R_2)C}$

占空比：$q = {t_{PH} \over T} = {{R_1+R_2}\over {R_1 +2R_2}}$

计数器和寄存器是常用的时序逻辑电路。计数器是能够记录脉冲个数的电路，它是时序电路中最常用、最具有典型性、种类最多、应用最广泛的电路。

若组成计数器的触发器的触发脉冲均来源于同一个，则该计数器为同步计数器；若来源不同，则为异步计数器。下面是时序逻辑电路的方框图：

摘要：本节将系统介绍时序逻辑电路的工作方法和分析方法、设计方法。首先，概要地讲述了时序逻辑电路在逻辑功能和电路结构上的特点，并详细介绍了分析时序逻辑电路的具体方法和步骤。然后分别介绍了移位寄存器、计数器、顺序脉冲发生器等各类常用时序逻辑电路的工作原理和使用方法。在讲述了时序逻辑电路的设计方法后，初步介绍如何用硬件描述语言描述时序逻辑电路。最后从物理概念上讨论了时序逻辑电路的动态特性和竞争-冒险现象。

基本概念

组合逻辑电路：t 时刻输出仅与t时刻输入有关，与 t 以前的状态无关。

时序逻辑电路：t 时刻输出不仅与 t 时刻输入有关，还与电路过去的状态有关。

时序逻辑电路的构成及结构特点：

由组合电路和存储电路（触发器）构成，而存储电路是必不可少的。
	
存储电路的的输出状态必须反馈到组合电路的输入端、与输入信号一起，共同决定组合逻辑电路的输出，可用三组方程来描述。



时序逻辑电路的框图可以画成图1右图所示的普遍形式。图中的代表输入信号，代表输出，代表存储电路的输入信号，代表存储电路的输出，这些信号可以用三个方程组来描述

输出方程
			

		

			
驱动方程/

			
(激励方程）
			
			

		
状态方程
			

		
时序电路分类：同步时序电路、异步时序电路；Moore型、Mealy型。

时序逻辑电路的分析方法

同步时序电路分析方法

分析同步时序电路时一般按如下步骤进行：


从给定的逻辑图中写出每个触发器的驱动方程。
	
将得到的这些驱动方程代入相应触发器的特征方程，得出每个触发器的状态方程，从而得到由这些状态方程组成的整个时序电路的状态方程组。
	
根据逻辑图写出电路的输出方程。
	
写出整个电路的状态转换表、状态转换图和时序图；
	
由状态转换表或状态转换图得出电路的逻辑功能。


异步时序电路分析方法


异步时序电路的分析方法和同步时序电路的分析方法有所不同。在异步时序电路中，每次电路状态发生转换时并不是所有触发器都有时钟信号。只有那些有时钟信号的触发器才需要用特征方程去计算次态，而没有时钟信号的触发器将保持原来的状态不变。


若干常用的时序逻辑电路

移位寄存器

可寄存一组二进制数码的逻辑部件，叫寄存器，是由触发器构成的，只要有置位和复位功能，就可以做寄存器，如基本SR锁存器、D触发器、JK触发器等等。一个触发器可以存1位二进制代码，故N位二进制代码需要N个触发器。

根据存放数码的方式不同分为并行和串行两种：并行方式就是将寄存的数码从各对应的输入端同时输入到寄存器中；串行方式是将数码从一个输入端逐位输入到寄存器中。根据取出数码的方式不同也可分为并行和串行两种：并行方式就是要取出的数码从对应的各个输出端上同时出现；串行方式是被取出的数码在一个输出端逐位输出；根据有无移位功能寄存器也常分为数码寄存器和移位寄存器。

由D触发器构成的4位移位寄存器




其中D1为串行输入端， D0为串行输出端，Q3～ Q0为并行输出端，CLK为移位脉冲输入端。因为触发器由传输延迟时间tpd，所以在CLK↑到达时，各触发器按前一级触发器原来的状态翻转。




由JK触发器构成的移位寄存器

电路如图4所示，其分析原理同上，不同的是JK触发器的寄存是在移位脉冲的下降沿发生的。




双向移位寄存器74LS194A







计数器

在计算机和数字逻辑系统中，计数器是最基本、最常用的部件之一。它不仅可以记录输入的脉冲个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。

加法计数器




减法计数器：略

可逆计数器：略

环形计数器：略

扭环形计数器：略

顺序脉冲发生器

在一些数字系统中，有时需要系统按照事先规定的顺序进行一系列的操作，这就要求系统的控制部分能给出一组在时间上有一定先后顺序的脉冲信号，能产生这种信号的电路就是顺序脉冲发生器。

由移位寄存器构成




由计数器和译码器构成的

图9为由74LS161构成的8进制计数器和3－8译码器构成的顺序节拍脉冲发生器




序列信号发生器

在数字信号的传输和数字系统的测试中，有时需要用到一组特定的串行数字信号，这样的信号称为序列信号，产生序列信号的电路称为序列信号发生器。

由计数器和数据选择器构成




 

由移位寄存器构成：略

时序逻辑电路的设计方法

同步时序逻辑电路的设计方法


一 、逻辑抽象，得出电路的状态转换图或状态转换表

分析给定的逻辑问题，确定输入变量、输出变量以及电路的状态数。通常取原因（或条件）作为输入逻辑变量，取结果作输出逻辑变量；
	
定义输入、输出逻辑状态和每个电路状态的含义，并将电路状态顺序编号；
	
按照题意列出电路的状态转换表或画出电路的状态转换图。
二、 状态化简

若两个电路状态在相同的输入下有相同的输出，并且转换到同样的一个状态去，则称这两个状态为等价状态。等价状态可以合并，这样设计的电路状态数少，电路越简。
三、 状态分配

状态分配也叫状态编码

确定触发器的数目n ；
	
确定电路的状态数M ，应满足2n－1<M≤2n;
	
进行状态编码，即将电路的状态和触发器状态组合对应起来。
四 、选定触发器的类型，求出电路的状态方程、驱动方程和输出方程

选定触发器的类型；
	
由状态转换图（或状态转换表）和选定的状态编码、触发器的类型，写出电路的状态方程、驱动方程和输出方程。
五 、根据得到的方程式画出逻辑图

六、 检查设计的电路能否自启动

若电路不能自启动，则应采取下面措施：

通过预置数将电路状态置成有效循环状态中；
	
通过修改逻辑设计加以解决。





时序逻辑电路的自启动设计

在前面的同步时序电路设计中，电路的自启动检查是在最后一步进行的，如果不能自启动，还要返回来从新修改设计。如果在设计过程中能够考虑自启动的问题，就可以省略检查自启动这一步骤了。

异步时序逻辑电路的设计方法

由于异步时序电路中的触发器不是同时动作的，因而在设计异步时序电路时除了需要完成设计同步时序电路所应做的各项工作外，还要为每个触发器选定合适的时钟信号。这就是设计异步时序电路所遇到的特殊问题。

设计步骤大体上任可按照同步时序电路的设计步骤进行。

复杂时序逻辑电路的设计

在一些复杂的时序电路中，往往会包含为数众多的输入变量、输出变量、电路状态，而且存在多种状态循环和需要完成各种逻辑运算。这时已难以用一组状态方程、驱动方程和输出方程描述整个电路的逻辑功能了，因此简单地套用前面讲过的设计方法显然已经行不通了。

在这种情况下，通常采用层次化结构设计方法，或者称为模块化设计方法。层次化结构设计方法有“自顶向下”和“自底向上”两种做法。采用自顶向下的做法时，首先需要将所设计电路的功能逐级划分为更简单的功能模块，直到这些模块都能用简单的逻辑电路实现为止。这些简单的逻辑电路都可以用我们前面讲过的设计方法来设计。由于电路规模较大、功能复杂，所以经常需要有一个控制模块去协调各模块之间的操作。有人又将这类能明显地划分出控制模块的数字电路称为数字系统。

由于自顶向下划分模块的过程中完全是从获得最佳电路性能出发的，并未考虑这些模块电路是否有成熟的设计存在了，所以必须从头设计每个模块电路，然后进行仿真和测试。在发现问题时，还需反复修改。即便如此，在做成硬件电路后，也不能保证绝对不出现问题。

在采用自底向上的做法时，首先要考虑有哪些已知的、成熟的模块电路可以利用。这些模块电路可能是标准化的集成电路器件，也可能是经过验证的计算机软件。将电路划分为功能模块时，最后要划分到能利用这些已有的模块电路来实现为止。直接采用这些模块电路能大大减少设计的工作量。然而有时由于需要迁就已有的模块电路，这就会使电路的某些性能受到一些影响。另外，也不可能任何一种功能模块都有现成的成熟设计，因此多数情况下都采用自顶向下和自底向上相结合的方法，以求达到既能满足设计要求，又能提高设计速度、降低设计成本的目标。

时序逻辑电路中的竞争-冒险现象

因为时序逻辑电路通常都包含组合逻辑电路和存储电路两个部分，所以它的竞争-冒险现象也包含两个方面。一方面是其中的组合逻辑电路部分可能发生的竞争-冒险现象。另一方面是存储电路（或者说是触发器）工作过程中发生的竞争-冒险现象。

为了保证触发器可靠地翻转，输入信号和时钟信号在时间配合上应满足一定的要求。然而当输入信号和时钟信号同时改变，而且途径不同路径到达同一触发器时，便产生了竞争。




图12 八进制异步计数器电路中，就存在着这种存储电路的竞争-冒险现象。由于CLK3取自Q1，而J3=K3=Q2，FF2的时钟信号又取自Q'1，因而当FF1由0变成1时FF3的输入信号和时钟电平同时改变，导致了竞争-冒险现象的发生。

如果Q1从0变成1时Q2的变化首先完成， CLK3的上升沿随后才到，那么在CLK3 =1的全部时间里J3和K3的状态将始终不变，可以根据CLK3下降沿到达时Q2的状态决定FF3是否该翻转。此时电路是一个八进制计数器。

反之，如果Q1从0变成1时CLK3的上升沿首先到达，而Q2的变化在后，则CLK3 =1的全部时间里J3和K3的状态可能发生变化，这就不能简单地凭CLK3下降沿到达时Q2的状态来决定Q3的次态了。电路就不按八进制计数循环工作了。倘若在设计时无法确切知道CLK3和Q2哪一个先改变状态，那么也就不能确定电路状态转换的规律。

为了确保CLK3的上升沿在Q2的新状态稳定建立之后才到达FF3 ，可以在Q1到CLK3 的传输通道上增加延迟环节，G1和G2就是作延迟环节用的。只要G1和G2的传输延迟时间足够长，一定能使Q2的变化先于CLK3的变化，保证电路按八进制计数循环正常工作。

一般认为存储电路的竞争-冒险现象仅发生在异步时序电路中。在有些规模较大的同步时序电路中，由于每个门的带负载能力有限，所以经常是先用一个时钟信号同时驱动几个门电路，然后再由这几个门电路分别去驱动若干个触发器。由于每个门的传输时间不同，严格地讲系统已不是真正的同步时序电路了，故仍有可能发生存储器电路的竞争-冒险现象。

参考链接


《数字电子技术基础》（第六版）高等教育出版社

文章目录
同步置零和异步置零
同步预置数和异步预置数
一. 移位寄存器
I. D触发器构成的4位移位寄存器
II. 双向移位寄存器 74HC194
二. 计数器
I. 同步计数器
i. 同步二进制计数器
1. 同步二进制加法计数器 74161
2. 同步二进制减法计数器
3. 同步加/减计数器 74LS191 74LS193
ii. 同步十进制计数器
1. 同步十进制加法计数器 74160
2. 同步十进制减法计数器
II. 异步计数器
1. 异步二进制计数器
2. 异步十进制计数器 74LS290
III. 移位寄存器型计数器
1. 环形计数器
2. 扭环形计数器
IV. 任意进制计数器的构成方法
1. M < N的情况
(1) 置零法
(2) 置数法
2. M > N的情况
(1) 串行进位方式
(2) 并行进位方式
(3) 整体置零方式
(4) 整体置数方式

同步置零和异步置零
同步置零、异步置零是相对于触发器内的数据的变化而言的。所谓的同步和异步其实就是是否和时钟脉冲同步。置零即清零，同步置零就是一定要等到时钟脉冲CLK有效（等于0或者等于1）的时候才能清零，异步清零就是不用看时钟脉冲CLK，只要给置零端信号就能立刻实现置零。同步要考虑时钟脉冲，异步不考虑时钟脉冲。

 
同步预置数和异步预置数
同步置数在输入端获得置数信号后，只是为置数创造了条件，还需要再输入一个计数脉冲CP，计数器才能将预置数置入。异步置数与时钟脉冲没有任何关系，只要异步置数控制端出现置数信号，并行数据便立刻被置入。
 
一. 移位寄存器
移位寄存器具有存储代码、移位、数据转换、数值运算、数据处理等功能。
I. D触发器构成的4位移位寄存器
由边沿触发方式的D触发器组成的4位移位寄存器，第一个触发器的输入端D1接收输入信号，其余的每个触发器输入端D均与前一个触发器的输出端Q相连。其可以实现将原有的代码依次右移1位，利用这个性质还可以实现代码的串行-并行转换。
右移一位即乘2，左移一位即除以2。
【电路图】


 
II. 双向移位寄存器 74HC194
双向移位寄存器74HC194在普通移位寄存器的基础上，又增加了数据右移串行输入端DIR、数据左移串行输入端DIL、数据并行输入端D0 ~ D3、数据并行输出端Q0 ~ Q3、工作状态控制端S0和S1、异步置零端RD’。因此，74HC194具有左/右移、并行输入、保持、异步置零等功能。
【功能表】

【逻辑框图】

以74HC147为基础，可以利用多片74HC147接成多位双向移位寄存器。例如，用两片74HC147连接成八位双向移位寄存器，只需要将第一片的Q3连接至第二片的DIR、第二片的Q0连接至第一片的DIL、同时将两片的S0、S1、CLK和RD’分别并联即可。


 
二. 计数器
计数器不仅能用于对时钟脉冲进行计数，还可以用于分频、定时、产生节拍脉冲、产生脉冲序列、进行数字运算等。
I. 同步计数器
i. 同步二进制计数器
1. 同步二进制加法计数器 74161
同步计数器由T触发器构成，每次的CLK信号到达时，使得该翻转的触发器的Ti=1，不该翻转的触发器的Ti=0。则加法计数器的第i位触发器的输入端的逻辑式为：

按照这个原理，我们可以接成4位二进制同步加法计数器。
【驱动方程】
T0 = 1

T1 = Q0

T2 = Q0 Q1

T3 = Q0 Q1 Q2
【状态方程】
Q0 *  =  Q0’

Q1 *  =  Q0 Q1’ + Q0’ Q1

Q2 *  =  Q0 Q1 Q2’ + (Q0 Q1)’ Q2

Q3 *  =  Q0 Q1 Q2 Q3’ + (Q0 Q1 Q2)’ Q3
【输出方程】
C = Q0 Q1 Q2 Q3
【状态转换图】


从状态转换图可以看出，同步二进制加法计数器每输入16个计数脉冲工作一个循环，并最终在Q3产生一个进位输出信号，因此同步二进制加法计数器又称为十六进制计数器。
【时序图】


从时序波形图我们可以看出，同步二进制加法计数器具有分频功能。设输入脉冲的频率为f0，则Q0、Q1、Q2、Q3端输出脉冲的频率依次为 f0/2、f0/4、f0/8、f0/16。
74161在此基础上还加入了同步预置数控制端LD’、数据输入端D0~D3、进位输出端C、异步置零端RD’、工作状态控制端EP和ET。
【逻辑框图】

【功能表】


 
2. 同步二进制减法计数器
与加法计数器相反，减法计数器的第i位触发器的输入端的逻辑式为：


我们也可以像构成同步二进制加法计数器那样构成同步二进制减法计数器，在此不多赘述。

 
3. 同步加/减计数器 74LS191 74LS193
加减计数器实现了将加法计数器和减法计数器的电路的合并，有两种构成加减计数器的方式：单时钟方式和双时钟方式。

 
（1）单时钟方式
单时钟方式的特点是电路只有一个CLK信号，且加减仅由U’/D的电平决定。74LS191是利用单时钟方式构成的同步加减计数器。其输入端的逻辑式为：

【功能表】

从功能表可以看出，当U’/D = 0时做加法计数，U’/D = 1时做减法计数。LD’ = 0时电路为异步预置数状态，S’为总开关。
 

74LS191为异步预置数，而74161为同步预置数，但两者同为异步置零。

 
（2）双时钟方式
双时钟方式的特点是加法脉冲和减法脉冲来自两个不同的脉冲源。74LS193就是由这种方法构成的加减计数器，74LS193也具有异步置零和异步置数的功能。




 
ii. 同步十进制计数器
1. 同步十进制加法计数器 74160
在四位同步二进制计数器的基础上稍加修改，使其计数到1001时即返回0000，这样就制成了同步十进制加法计数器。
【驱动方程】
T0 = 1

T1 = Q0 Q3’

T2 = Q0 Q1

T3 = Q0 Q1 Q2 + Q0 Q3
【状态转换表】

74160在此基础上，又添加了同步预置数、异步置零和保持的功能。
【逻辑框图】

【功能表】


 
2. 同步十进制减法计数器
T0 = 1

T1 = Q0’ (Q1’ Q2’ Q3’)’

T2 = Q0’ Q1’ (Q1’ Q2’ Q3’)’

T3 = Q0’ Q1’ Q2’
【状态转换图】


 
II. 异步计数器
1. 异步二进制计数器
异步计数器中的各个触发器不是同步翻转的，在末位+1时，从低位到高位逐位进行进位。异步二进制加法计数器和异步二进制减法计数器均采用了将低位触发器的一个输出端接入到高位触发器的时钟输入端的方法。
【电路图】


由于触发器的新状态的建立要比CLK下降沿滞后一个传输延迟时间，故其时序波形图如下：




 
2. 异步十进制计数器 74LS290
异步十进制计数器74LS290便是由4位异步二进制计数器连接而成的。其电路图如下：

异步计数器与同步计数器相比，结构更为简单，但是异步计数器的工作效率较低，且在译码时会产生竞争-冒险现象。

 
III. 移位寄存器型计数器
1. 环形计数器
将移位寄存器首尾相接(D0=Q3)即可构成环形计数器，此环形计数器在连续脉冲作用下可以实现数据的循环右移。环形计数器的优点是电路结构极其简单，且不需要译码器，它的缺点是没有充分利用电路的状态。



从状态转换图可以看出，普通的环形计数器不能实现自启动，只能取由1000、0100、0010、0001为有效循环，通常我们可以接入适当的反馈逻辑电路让环形计数器能够实现自启动。

 
2. 扭环形计数器
我们可以通过改变反馈逻辑电路来增加环形计数器的电路状态利用率。若令D0=Q3’，则此环形计数器被改造成了扭环形计数器。普通扭环形计数器有两个状态循环，其中一个为无效循环，无法自启动。若又令D0 = Q1 Q2’ + Q3’，则该扭环形计数器可以自启动。



使用n位移位寄存器的扭环形计数器可以得到2n个有效状态的循环，其状态利用率是环形计数器的两倍，且不会产生竞争-冒险现象。

 
IV. 任意进制计数器的构成方法
若已有N进制计数器，需要得到M进制计数器，则此时应分为M<N和M>N这两种情况来讨论。
1. M < N的情况
这种情况下，我们必须设法让M~N中间的状态跳过，才可以得到M进制计数器。实现这种跳跃的方法有置零法和置数法两种。
(1) 置零法
置零法适用于有置零输入端的计时器。置零法不需要考虑D端，对于进位信号的产生，则需要根据实际情况来判断是否需要进位输出端C，若不需要C则进位脉冲由Q端直接输出。
对于异步置零的计数器，当它从全0状态S0开始计数并接收了M个计数脉冲后，电路进入SM状态，将此时的SM状态译码成一个置零信号加到置零输入端即可将计数器返回S0状态，从而得到M进制计数器。电路一进入SM状态即被置成S0状态，所以SM状态出现时间极短，故在稳定的状态中不含有SM状态。稳定的状态为S 0 ~ S M-1。
对于同步置零的计数器，由于必须等下一个时钟信号到达后才可以被置零，所以只需要从S M-1状态译码出同步置零信号即可，S M-1也包含在稳定循环当中。
例如，用置零法将异步置零的同步十进制计数器74160接成同步六进制计数器，在状态为0110时立即被置为0000，从而实现0000~0101的六进制循环。为了增加电路可靠性，我们还可以增加一个SR锁存器维持置零信号，用锁存器的Q’端连接RD’端，用Q端连接进位信号输出端。
【状态转换图】



【示意图】


 
(2) 置数法
置数法也叫置位法，适用于有预置数功能的计数器，它通过给计数器重复置入某个数值的方法来跳跃M~N这些状态，从而获得M进制计数器。
对于异步预置数的计数器，只要LD’=0的信号一出现，则数据会立即置入计数器中，不受CLK信号控制，所以预置数信号应该从S i+1开始译出。S i+1只在很短的时间内存在，不包含在稳定循环中。
对于同步预置数的计数器，预置数信号应该从Si状态开始译出，等到下一个CLK信号到来时才将要置入的数据置入计数器中。
例如，用置数法将同步预置数的同步十进制计数器74160接成同步六进制计数器，从D端置入循环开始状态，从Q端译码输出循环结束状态。
如果预置数为0000，计数循环结束时为0101，则无法从C端产生进位脉冲，故进位脉冲只能从Q2端进位输出。




当然，若预置数为1001，则计数循环结束时为0100，此时再返回1001即可产生进位信号，即进位信号从C端输出。


 
2. M > N的情况
此时则必须用多片N进制计数器组合成M进制计数器。各片之间的连接方式有串行进位方式、并行进位方式、整体置零方式和整体置数方式四种。
(1) 串行进位方式
串行进位方式中以低位片的进位输出信号作为高位片的时钟输入信号。
例如，用串行进位方式将74160接成一百进制计数器：


 
(2) 并行进位方式
并行进位方式中以低位片的进位输出信号作为高位片的工作状态控制信号，且两片的CLK输入端同时接入计数输入信号。
例如，用并行进位方式将74160接成一百进制计数器：


在N1和N2不等于N时，可以先将两个N进制计数器用置零或置数法分别接成N1和N2进制计数器，再用并行或串行进位方式连接起来。
 
(3) 整体置零方式
当M为素数时，就不能采用串行进位或并行进位的方法了，必须采用整体置零或整体置数的方式。
整体置零方式就是先将两片N进制计数器按串行或并行接成一个大于M进制的计数器，再用置零法将相应置零端置零。但整体置零法可靠性差，通常还需要加译码电路才能正常使用。第一片为个位，第二片为十位。整体置零数就是进制数。
例如，用两片同步十进制计数器74160接成一个二十九进制计数器：
29 = 2×10 + 9×1



 
(4) 整体置数方式
整体置数方式就是先将两片N进制计数器按串行或并行接成一个大于M进制的计数器，再用置数法的原理跳过多余的状态，从而获得M进制计数器。整体置数输出端Q的值要比进制数少一。
例如，用两片同步十进制计数器74160接成一个二十九进制计数器：
29 = 2×10 + 8×1 + 1