同步置零和异步置零

同步置零、异步置零是相对于触发器内的数据的变化而言的。所谓的同步和异步其实就是是否和时钟脉冲同步。置零即清零，同步置零就是一定要等到时钟脉冲CLK有效（等于0或者等于1）的时候才能清零，异步清零就是不用看时钟脉冲CLK，只要给置零端信号就能立刻实现置零。同步要考虑时钟脉冲，异步不考虑时钟脉冲。
 

同步预置数和异步预置数

同步置数在输入端获得置数信号后，只是为置数创造了条件，还需要再输入一个计数脉冲CP，计数器才能将预置数置入。异步置数与时钟脉冲没有任何关系，只要异步置数控制端出现置数信号，并行数据便立刻被置入。

 

一. 移位寄存器

移位寄存器具有存储代码、移位、数据转换、数值运算、数据处理等功能。

I. D触发器构成的4位移位寄存器

由边沿触发方式的D触发器组成的4位移位寄存器，第一个触发器的输入端D1接收输入信号，其余的每个触发器输入端D均与前一个触发器的输出端Q相连。其可以实现将原有的代码依次右移1位，利用这个性质还可以实现代码的串行-并行转换。

右移一位即乘2，左移一位即除以2。

【电路图】

 

II. 双向移位寄存器 74HC194

双向移位寄存器74HC194在普通移位寄存器的基础上，又增加了数据右移串行输入端DIR、数据左移串行输入端DIL、数据并行输入端D0 ~ D3、数据并行输出端Q0 ~ Q3、工作状态控制端S0和S1、异步置零端RD’。因此，74HC194具有左/右移、并行输入、保持、异步置零等功能。

【功能表】

【逻辑框图】

以74HC147为基础，可以利用多片74HC147接成多位双向移位寄存器。例如，用两片74HC147连接成八位双向移位寄存器，只需要将第一片的Q3连接至第二片的DIR、第二片的Q0连接至第一片的DIL、同时将两片的S0、S1、CLK和RD’分别并联即可。

 

二. 计数器

计数器不仅能用于对时钟脉冲进行计数，还可以用于分频、定时、产生节拍脉冲、产生脉冲序列、进行数字运算等。

I. 同步计数器

i. 同步二进制计数器

1. 同步二进制加法计数器 74161

同步计数器由T触发器构成，每次的CLK信号到达时，使得该翻转的触发器的Ti=1，不该翻转的触发器的Ti=0。则加法计数器的第i位触发器的输入端的逻辑式为：

按照这个原理，我们可以接成4位二进制同步加法计数器。

【驱动方程】

T0 = 1
T1 = Q0
T2 = Q0 Q1
T3 = Q0 Q1 Q2

【状态方程】

Q0 * = Q0’
Q1 * = Q0 Q1’ + Q0’ Q1
Q2 * = Q0 Q1 Q2’ + (Q0 Q1)’ Q2
Q3 * = Q0 Q1 Q2 Q3’ + (Q0 Q1 Q2)’ Q3

【输出方程】

C = Q0 Q1 Q2 Q3

【状态转换图】

从状态转换图可以看出，同步二进制加法计数器每输入16个计数脉冲工作一个循环，并最终在Q3产生一个进位输出信号，因此同步二进制加法计数器又称为十六进制计数器。

【时序图】

从时序波形图我们可以看出，同步二进制加法计数器具有分频功能。设输入脉冲的频率为f0，则Q0、Q1、Q2、Q3端输出脉冲的频率依次为 f0/2、f0/4、f0/8、f0/16。

74161在此基础上还加入了同步预置数控制端LD’、数据输入端D0~D3、进位输出端C、异步置零端RD’、工作状态控制端EP和ET。

【逻辑框图】

【功能表】

 

2. 同步二进制减法计数器

与加法计数器相反，减法计数器的第i位触发器的输入端的逻辑式为：

我们也可以像构成同步二进制加法计数器那样构成同步二进制减法计数器，在此不多赘述。
 

3. 同步加/减计数器 74LS191 74LS193

加减计数器实现了将加法计数器和减法计数器的电路的合并，有两种构成加减计数器的方式：单时钟方式和双时钟方式。
 

（1）单时钟方式

单时钟方式的特点是电路只有一个CLK信号，且加减仅由U’/D的电平决定。74LS191是利用单时钟方式构成的同步加减计数器。其输入端的逻辑式为：

【功能表】

从功能表可以看出，当U’/D = 0时做加法计数，U’/D = 1时做减法计数。LD’ = 0时电路为异步预置数状态，S’为总开关。

 
74LS191为异步预置数，而74161为同步预置数，但两者同为异步置零。
 

（2）双时钟方式

双时钟方式的特点是加法脉冲和减法脉冲来自两个不同的脉冲源。74LS193就是由这种方法构成的加减计数器，74LS193也具有异步置零和异步置数的功能。

 

ii. 同步十进制计数器

1. 同步十进制加法计数器 74160

在四位同步二进制计数器的基础上稍加修改，使其计数到1001时即返回0000，这样就制成了同步十进制加法计数器。

【驱动方程】

T0 = 1
T1 = Q0 Q3’
T2 = Q0 Q1
T3 = Q0 Q1 Q2 + Q0 Q3

【状态转换表】

74160在此基础上，又添加了同步预置数、异步置零和保持的功能。

【逻辑框图】

【功能表】

 

2. 同步十进制减法计数器

T0 = 1
T1 = Q0’ (Q1’ Q2’ Q3’)’
T2 = Q0’ Q1’ (Q1’ Q2’ Q3’)’
T3 = Q0’ Q1’ Q2’

【状态转换图】

 

II. 异步计数器

1. 异步二进制计数器

异步计数器中的各个触发器不是同步翻转的，在末位+1时，从低位到高位逐位进行进位。异步二进制加法计数器和异步二进制减法计数器均采用了将低位触发器的一个输出端接入到高位触发器的时钟输入端的方法。

【电路图】

由于触发器的新状态的建立要比CLK下降沿滞后一个传输延迟时间，故其时序波形图如下：

 

2. 异步十进制计数器 74LS290

异步十进制计数器74LS290便是由4位异步二进制计数器连接而成的。其电路图如下：

异步计数器与同步计数器相比，结构更为简单，但是异步计数器的工作效率较低，且在译码时会产生竞争-冒险现象。
 

III. 移位寄存器型计数器

1. 环形计数器

将移位寄存器首尾相接(D0=Q3)即可构成环形计数器，此环形计数器在连续脉冲作用下可以实现数据的循环右移。环形计数器的优点是电路结构极其简单，且不需要译码器，它的缺点是没有充分利用电路的状态。

从状态转换图可以看出，普通的环形计数器不能实现自启动，只能取由1000、0100、0010、0001为有效循环，通常我们可以接入适当的反馈逻辑电路让环形计数器能够实现自启动。
 

2. 扭环形计数器

我们可以通过改变反馈逻辑电路来增加环形计数器的电路状态利用率。若令D0=Q3’，则此环形计数器被改造成了扭环形计数器。普通扭环形计数器有两个状态循环，其中一个为无效循环，无法自启动。若又令D0 = Q1 Q2’ + Q3’，则该扭环形计数器可以自启动。

使用n位移位寄存器的扭环形计数器可以得到2n个有效状态的循环，其状态利用率是环形计数器的两倍，且不会产生竞争-冒险现象。
 

IV. 任意进制计数器的构成方法

若已有N进制计数器，需要得到M进制计数器，则此时应分为M<N和M>N这两种情况来讨论。

1. M < N的情况

这种情况下，我们必须设法让M~N中间的状态跳过，才可以得到M进制计数器。实现这种跳跃的方法有置零法和置数法两种。

(1) 置零法

置零法适用于有置零输入端的计时器。置零法不需要考虑D端，对于进位信号的产生，则需要根据实际情况来判断是否需要进位输出端C，若不需要C则进位脉冲由Q端直接输出。

对于异步置零的计数器，当它从全0状态S0开始计数并接收了M个计数脉冲后，电路进入SM状态，将此时的SM状态译码成一个置零信号加到置零输入端即可将计数器返回S0状态，从而得到M进制计数器。电路一进入SM状态即被置成S0状态，所以SM状态出现时间极短，故在稳定的状态中不含有SM状态。稳定的状态为S 0 ~ S M-1。

对于同步置零的计数器，由于必须等下一个时钟信号到达后才可以被置零，所以只需要从S M-1状态译码出同步置零信号即可，S M-1也包含在稳定循环当中。

例如，用置零法将异步置零的同步十进制计数器74160接成同步六进制计数器，在状态为0110时立即被置为0000，从而实现0000~0101的六进制循环。为了增加电路可靠性，我们还可以增加一个SR锁存器维持置零信号，用锁存器的Q’端连接RD’端，用Q端连接进位信号输出端。

【状态转换图】

【示意图】

 

(2) 置数法

置数法也叫置位法，适用于有预置数功能的计数器，它通过给计数器重复置入某个数值的方法来跳跃M~N这些状态，从而获得M进制计数器。

对于异步预置数的计数器，只要LD’=0的信号一出现，则数据会立即置入计数器中，不受CLK信号控制，所以预置数信号应该从S i+1开始译出。S i+1只在很短的时间内存在，不包含在稳定循环中。

对于同步预置数的计数器，预置数信号应该从Si状态开始译出，等到下一个CLK信号到来时才将要置入的数据置入计数器中。

例如，用置数法将同步预置数的同步十进制计数器74160接成同步六进制计数器，从D端置入循环开始状态，从Q端译码输出循环结束状态。

如果预置数为0000，计数循环结束时为0101，则无法从C端产生进位脉冲，故进位脉冲只能从Q2端进位输出。

当然，若预置数为1001，则计数循环结束时为0100，此时再返回1001即可产生进位信号，即进位信号从C端输出。

 

2. M > N的情况

此时则必须用多片N进制计数器组合成M进制计数器。各片之间的连接方式有串行进位方式、并行进位方式、整体置零方式和整体置数方式四种。

(1) 串行进位方式

串行进位方式中以低位片的进位输出信号作为高位片的时钟输入信号。

例如，用串行进位方式将74160接成一百进制计数器：

 

(2) 并行进位方式

并行进位方式中以低位片的进位输出信号作为高位片的工作状态控制信号，且两片的CLK输入端同时接入计数输入信号。

例如，用并行进位方式将74160接成一百进制计数器：

在N1和N2不等于N时，可以先将两个N进制计数器用置零或置数法分别接成N1和N2进制计数器，再用并行或串行进位方式连接起来。

 

(3) 整体置零方式

当M为素数时，就不能采用串行进位或并行进位的方法了，必须采用整体置零或整体置数的方式。

整体置零方式就是先将两片N进制计数器按串行或并行接成一个大于M进制的计数器，再用置零法将相应置零端置零。但整体置零法可靠性差，通常还需要加译码电路才能正常使用。第一片为个位，第二片为十位。整体置零数就是进制数。

例如，用两片同步十进制计数器74160接成一个二十九进制计数器：

29 = 2×10 + 9×1

 

(4) 整体置数方式

整体置数方式就是先将两片N进制计数器按串行或并行接成一个大于M进制的计数器，再用置数法的原理跳过多余的状态，从而获得M进制计数器。整体置数输出端Q的值要比进制数少一。

例如，用两片同步十进制计数器74160接成一个二十九进制计数器：

29 = 2×10 + 8×1 + 1

与组合逻辑电路不同，时序逻辑电路的输出不仅与当前时刻输入变量的取值有关，而且与电路的原状态（即过去的输入情况有关）。
时序逻辑电路的结构框图如下：

• 与组合电路相比，时序逻辑电路有两个优点：

1. 时序逻辑电路包括组合逻辑电路和存储电路两部分，存储电路具有记忆功能，通常由触发器组成。
2. 存储电路的状态反馈到组合逻辑电路输入端，与外部输入信号共同决定组合逻辑电路的输出。组合逻辑电路的输出除包括外部输出外，还包含连接到存储电路的内部输出，它将控制存储电路状态的转移。

• 时序逻辑电路按状态变化的特点，可分为同步时序逻辑电路和异步时序逻辑电路。在同步时序逻辑电路中，电路状态的变化在同一时钟脉冲作用下发生，即各触发器状态的转换同步完成。在异步时序逻辑电路中，没有统一的时钟脉冲信号，即各触发器状态的转换是异步完成的。
• 对时序逻辑电路功能的描述方式主要有三种：逻辑方程，状态转移表和状态转移图，时序图。
• 对时序逻辑电路的设计进行描述也有不同的方式，主要有三种：状态转移图描述，基于状态化简的结构性描述，VerilogHDL抽象描述。

触发器

触发器是时序逻辑电路的最基本电路单元，主要有D触发器、JK触发器、T触发器和RS触发器等。根据功能要求的不同，触发器还具有置位、复位、使能、选择等功能。

D触发器

最简D触发器

D触发器的逻辑符号如下所示：

图中D为信号输入端，clk为时钟控制端，Q为信号输出端。这种触发器的逻辑功能是：不论触发器原来的状态如何，输入端的数据D（无论D=0，还是D=1）都将在时钟clk的上升沿被送入触发器，使得Q=D。其真值表如下所示：

代码如下：

module DFF (q, clk, data_in);
    output q;
    input clk, data_in;
    reg q;
    always @(posedge clk)   q <= data_in;
endmodule

带复位端的D触发器

在D触发器的实际使用中，有时需要一个复位端（也称清零端）。带有复位端的D触发器的逻辑符号如下所示：

电路上电时，电路的逻辑处于不定状态，复位脉冲的到来将电路初始化为Q=0的状态。随后，在时钟的控制下，输入端D的数据在每个时钟上升沿被置到输出端Q。同步清0的D触发器的代码如下：

module DFF_rst (q, clk, reset, data_in);
    output q;
    input clk, reset, data_in;
    reg q;
    always @(posedge clk) 
        if (!reset)  q <= 0;
        else         q <= data_in;
endmodule

异步清0的D触发器的代码如下：

module DFF_srst (q, clk, reset, data_in);
    output q;
    input clk, reset, data_in;
    reg q;
    always @(posedge clk or negedge reset)//只要接收到复位信号，立马复位
    	if(!reset)  q <= 0;
    	else        q <= data_in;
endmodule

可以看到，同步清0和异步清0的电路代码只是在always后的敏感向量表上有所不同。对于同步清0，并不是清0信号一变化电路马上就会被置0，清0信号有效后需等待时钟的有效边沿到来后电路才会有动作，因此不应该把清0信号写入敏感向量表中。而异步清0时，只要清0信号有效，电路就会马上更新，输出置0，因此对于异步电路，清0信号有必要写入敏感向量表中。

T触发器

T触发器的逻辑符号如下所示：

其逻辑功能为：当时钟的有效边沿到来时，如果T=1，则触发器翻转；如果T=0，则触发器的状态保持不变。reset为复位端，异步复位，低电平有效。代码如下：

module TFF (data_out, T, clk, reset);
    output data_out;
    input T, clk, reset;
    reg data_out;
    always @(posedge clk or negedge reset)
   	   if (!reset)     data_out <= 1'b0;
 	   elseif(T)       data_out <= ~data_out;  
endmodule

计数器

计数器是应用最广泛的逻辑部件之一。计数器可以统计输入脉冲的个数，具有计时、计数、分频、定时、产生节拍脉冲等功能、
根据计数器中触发器时钟端的链接方式，分为同步计数器和异步计数器；根据计数方式分为二进制计数器、十进制计数器和任意进制计数器；根据计数器中的状态变化规律，分为加法计数器、减法计数器和加/减计数器。

二进制计数器

采用D触发器实现的二进制计数器的逻辑电路图如下：

代码如下：

module comp2bit (Q, clk, reset);
    output  q;
    input clk, reset;
    reg Q;
    always @(posedge clk or negedge reset)
    	if (!reset)
   			Q <= 1'b0;
   		else   
  	   	    Q <= ~Q;
endmodule

任意进制计数器

对于M进制的计数器，首先应确定计数器所需触发器的个数。N个触发器对应了2的N次方个状态，其应大于M。
以十一进制计数器为例，最少需要4个触发器。采用反馈清零法设计的十一进制计数器的代码如下：

module comp_11 (count, clk, reset);
    output [3:0]count;
    input clk, reset;
    reg [3:0]count;
    always @(posedge clk)
        if(reset)   count <= 4'b0000;//复位
        else
            if (count == 4'b1010)//一个技术循环结束
                count <= 4'b0000;
            else
                count <= count + 1;
endmodule

移位寄存器

移位寄存器 可以用来实现数据的串并转换，也可以构成移位计数器，进行计数、分频，还可以构成序列码发生器、序列码检测器等。
以环形移位寄存器为例，N位环形寄存器由N个移位寄存器组成，它可以实现环形移位，如下图所示：

其将每个寄存器的输出作为下一位寄存器的输入，并将高位寄存器的输出作为循环的输入，代码如下：

module shiftregist1 (D, clk, reset);
    parameter shiftregist_width = 4;
    output [shiftregist_width-1:0]D;//[3:0]D
    input clk, reset;
    reg[shiftregist_width-1:0]D;
    always @(posedge clk)
    	if (!reset)
    		D <= 4'b0000;
        else
            D <= {D[shiftregist_width-2:0], D[shiftregist_width-1]};
                //D[2:0], D[3]
endmodule

序列信号发生器

序列信号发生器是能够产生一组或多组序列信号的时序电路，它可以由纯时序电路构成，也可以由包含时序逻辑和组合逻辑的混合电路构成。
以一个产生100111序列的信号发生器为例，可以采用不同的方法：

1. 由移位寄存器构成
   采用循环移位寄存器，在电路工作前，将所需的序列码置入移位寄存器中，然后循环移位，就可以不断地产生需要的序列。由于移位寄存器输入和输出信号之间没有组合电路，不需要进行组合逻辑的反馈运算，因此所占用的电路的面积很大，结构框图如下：
   
   代码如下：

module signal_maker (out, clk, load, D);
    parameter M = 6;
    output out;
    input clk, load;
    input [M-1:0]D;  
    reg [M-1:0]Q;
    initial     Q = 6'b100111;
    always @(posedge clk)
   		if(load)    Q <= D;
  	    else        Q <= [Q[M-2:0], Q[M-1]];//移位  Q[4:0]+Q[5]
    assign out = Q[M-1]
endmodule

2. 由移位寄存器和组合逻辑电路构成
   反馈移位寄存器型序列信号发生器的结构框图如下所示：
   
   它由移位寄存器和组合反馈网络组成，从移位寄存器的某一输出端可以得到周期性的序列码。
   代码如下：

module signal_maker2 (out, clk, load, D);
    parameter M = 4;
    output out;
    input clk, load;
    input [M-1:0]D;
    reg [M-1:0]Q;
    wire w1;
    always @(posedge clk)//时序电路部分，移位寄存器
        if(load)        Q <= D;
        else            Q <= {Q[M-2:0], w1};
    assign w1 = (~Q[3])|(~Q[1]&(~Q[0]))|(Q[3]&(~Q[2]));//组合逻辑电路，反馈网络
    assign out = Q[M-1];
endmodule

有限同步状态机

有限状态机是时序电路的通用模型，任何时序电路都可以表示为有限状态机。

• 根据输出信号的产生方式，有限状态机可以分为米利型（Mealy）和摩尔型（Moore）。Mealy型状态机的输出与当前状态和输入有关，Moore型状态机的输出仅依赖于当前状态，而与输入无关。结构如下所示：
  
• 状态机的编码方式很多，由此产生的电路也各不相同。常见的编码方式有三种：二进制编码、格雷编码和一位独热编码。

1. 二进制编码：其状态寄存器是由触发器组成的。N个触发器可以构成2的N次方个状态。二进制编码的优点是使用的触发器个数较少，节省了资源；缺点是状态跳转时可能有多个bit（位）同时变化，引起毛刺，造成逻辑错误。
2. 格雷编码：与二进制编码类似。格雷编码状态跳转时只有一个bit（位）发生变化，减少了产生毛刺和一些暂态的可能。
3. 一位独热（One Hot）编码：这是对于n个状态采用n个bit（位）来编码，每个状态编码中只有一个bit（位）为1，如0001、0010、0100、1000。One Hot编码增加了使用触发器的个数，但该种编码方式为以后的译码提供了方便，能有效地节省和简化组合电路。

• 有限状态机的描述方法有两段式和三段式两种。
  1.两段式描述方法：

//第一个进程，同步时序always块，格式化描述次态寄存器迁移到现态寄存器
always@(posedge clk or negedge rst_n)//异步复位
	if(!rst_n)	current_state <= IDLE;
	else		current_state <= next_state;//非阻塞赋值
//第二个进程，组合逻辑always模块，描述状态转移条件判断
always@(current_state or 输入信号)//电平触发
	begin
		next_state = x;//初始化，使得系统复位后能进入正确的状态
		    case(current_state)
		    	S1:if(...)
		    	next_state = S2;//阻塞赋值
		    	out <= 1'b1;//非阻塞逻辑
		    ...
		    endcase
	 end

2.三段式描述方法：

//第一个进程，同步时序always模块，格式化描述次态寄存器迁移到现态寄存器
always@(posedge clk or negedge rst_n)//异步复位
	if(!rst_n)	current_state <= IDLE;
	else		current_state <= next_state;//非阻塞赋值
//第二个进程，组合逻辑always模块，描述状态转移条件判断
always@(current_state or 输入信号)//电平触发
	begin
		next_state = x;//初始化，使得系统复位后能进入正确的状态
		    case(current_state)
		    	S1:if(...)
		    	next_state = S2;
		    	...
		    endcase
	 end
//第三个进程，同步时序always模块，格式化描述次态寄存器输出
always@(posedge clk or negedge rst_n)
	begin
	...//
		case(next_state or 输入信号)
			S1: out1 <= 1'b1;
			S2: out1 <= 1'b0;
			default:...   //default免除综合工具综合出锁存器
		endcase
	end		

三段式并不是一定要写三个always块，如果状态机更为复杂，always块也会相应增加。

接下来以两个时序电路来说明有限同步状态机的应用。

顺序脉冲发生器

顺序脉冲发生器又称脉冲分配器，其将高电平脉冲依次分配到不同的输出上，保证在每个时钟周期内只有一路输出高电平，不同时钟上的高电平脉冲依次出现在所有输出端。
以4位顺序脉冲发生器为例，其有4路输出S0、S1、S2、S3，每路输出上高电平脉冲依次出现，输出在1000、0100、0010、0001之间循环。4位顺序脉冲发生器的状态转移图如下所示：

代码如下：

module state4 (OUT, clk, rst_n);
    output [3:0]OUT;
    input clk;
    input rst_n;
    reg [3:0]OUT;
    reg [1:0]STATE, next_STATE;
    always @(STATE)
        case(STATE)
            2'b00;
                begin
                    OUT <= 4'b1000;
                    next_STATE <= 2'b01;
                end
            2'b01;
                begin
                    OUT <= 4'b0100;
                    next_STATE <= 2'b10;
                end
            2'b10:
                begin
                    OUT <= 4'b0010;
                    next_STATE <= 2'b11;
                end
            2'b11;
                begin
                    OUT <= 4'b0001;
                    next_STATE <= 2'b00;
                end
        endcase
    always @(posedge clk or negedge rst_n)
        if (!rst_n)     STATE <= 2'b00;
        else            STATE <= next_STATE;
endmodule

“11010”序列检测器

序列检测器就是将一个指定的序列从数字码流中检测出来。当输入端出现序列11010时，输出为1，否则输出为0。在此不考虑重复序列，即出现指定序列后就重新开始序列检测，不再考虑以前的数据。该序列检测器的状态转移图如下所示：

代码如下：

module seqdet (D_out, D_in, rst_n, clk);
    parameter IDLE = 3'd0, A = 3'd1, B = 3'd2, C = 3'd3, D = 3'd4, E = 3'd5;
    output D_out;
    input D_in, rst_n, clk;
    reg [2:0]state, next_state;
    wire D_out;
    assign D_out = (state == E)?1:0;
    always @(state or D_in)
        case(state)
            IDLE:if(D_in)   next_state = A;
                 else       next_state = IDLE;
            A:  if(D_in)    next_state = B;
                else        next_state = IDLE;
            B:  if(D_in)    next_state = B;
                else        next_state = C;
            C:  if(D_in)    next_state = D;
                else        next_state = IDLE;
            D:  if(D_in)    next_state = B;
                else        next_state = E;
            E:  if(D_in)    next_state = IDLE;
                else        next_state = A;
             default:    next_state = IDLE;
		endcase
	always @(posedge clk)
		state <= next_state;
endmodule