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  • 大学数电实验,集成逻辑门电路逻辑功能及参数测试.....
  • 集成电路逻辑功能测试

    千次阅读 2020-02-24 15:06:37
    集成电路实验: 1、掌握Multisim软件的使用方法。 2、掌握集成逻辑门的逻辑功能。 3、掌握集成与非门的测试方法。

    一、实验目的

    1、掌握Multisim软件的使用方法。
    2、掌握集成逻辑门的逻辑功能。
    3、掌握集成与非门的测试方法。

    二、实验原理

    TTL集成电路的输入端和输出端均为三极管结构,所以称作三极管、三极管逻辑电路(Transistor -Transistor Logic )简称TTL电路。54 系列的TTL电路和74 系列的TTL电路具有完全相同的电路结构和电气性能参数。所不同的是54 系列比74 系列的工作温度范围更宽,电源允许的范围也更大。74 系列的工作环境温度规定为0—700C,电源电压工作范围为5V±5%V,而54 系列工作环境温度规定为-55—±1250C,电源电压工作范围为5V±10%V。
    54H 与74H,54S 与74S 以及54LS 与74LS 系列的区别也仅在于工作环境温度与电源电压工作范围不同,就像54 系列和74 系列的区别那样。在不同系列的TTL 器件中,只要器件型号的后几位数码一样,则它们的逻辑功能、外形尺寸、引脚排列就完全相同。
    TTL 集成电路由于工作速度高、输出幅度较大、种类多、不易损坏而使用较广,特别对我们进行实验论证,选用TTL 电路比较合适。因此,本实训教材大多采用74LS(或74)系列TTL 集成电路,它的电源电压工作范围为5V±5%V,逻辑高电平为“1”时≥2.4V,低电平为“0”时≤0.4V。
    它们的逻辑表达式分别为:
    在这里插入图片描述
    以下分别是本次实验所用基本逻辑门电路的逻辑符号图。
    在这里插入图片描述
    在这里插入图片描述

    三、实验设备

    1、硬件:计算机
    2、软件:Multisim

    四、实验内容及实验步骤

    1、基本集成门逻辑电路测试
    (1)测试与门逻辑功能
    74LS08是四个2输入端与门集成电路(见附录1),请按下图搭建电路,再检测与门的逻辑功能,结果填入下表中。
    在这里插入图片描述
    A B Y
    0 0 0
    0 1 0
    1 0 0
    1 1 1
    (2)测试或门逻辑功能
    74LS32是四个2输入端或门集成电路(见附录1),请按下图搭建电路,再检测或门的逻辑功能,结果填入下表中。
    在这里插入图片描述
    A B Y
    0 0 0
    0 1 1
    1 0 1
    1 1 1
    (3)测试非门逻辑功能
    74HC04是6个单输入非门集成电路(见附录1),请按下图搭建电路,再检测非门的逻辑功能,结果填入下表中
    在这里插入图片描述
    A Y
    0 1
    1 0

    展开全文
  • 逻辑集成电路

    2019-09-20 02:28:01
    逻辑集成电路 逻辑电路是一种离散信号的传递和处理,以二进制为原理、实现数字信号逻辑运算和操作的电路。分组合逻辑电路和时序逻辑电路。前者由最基本的"与门"电路、"或门"电路和"非门"电路组成,其输出值仅依赖于...

    逻辑集成电路

    逻辑电路是一种离散信号的传递和处理,以二进制为原理、实现数字信号逻辑运算和操作的电路。分组合逻辑电路和时序逻辑电路。前者由最基本的"与门"电路、"或门"电路和"非门"电路组成,其输出值仅依赖于其输入变量的当前值,与输入变量的过去值无关-即不具记忆和存储功能;后者也由上述基本逻辑门电路组成,但存在反馈回路-它的输出值不仅依赖于输入变量的当前值,也依赖于输入变量的过去值。由于只分高、低电平,抗干扰力强,精度和保密性佳。广泛应用于计算机、数字控制、通信、自动化和仪表等方面。最基本的有与电路、或电路和非电路。

    逻辑电路是指完成逻辑运算的电路。这种电路,一般有若干个输入端和一个 或几个输出端,当输入信号之间满足某一特定逻辑关系时,电路就开通,有输 出;否则,电路就关闭,无输出。所以,这种电路又叫逻辑门电路,简称门电路。
    主要包括内容有数字电子技术(几种逻辑电路)、门电路基础(半导体特性,分立元件、TTL集成电路CMOS集成门电路)、组合逻辑电路(加法器、编码器、译码器等集成逻辑功能)时序逻辑电路(计数器、寄存器)以及数模和模数转换。
    简单的逻辑电路通常是由门电路构成,也可以用三极管来制作,例如,一个NPN三极管的集电极和另一个NPN三极管的发射极连接,这就可以看作是一个简单的与门电路,即:当两个三极管的基极都接高电平的时候,电路导通,而只要有一个不接高电平,电路就不导通。

    分类

    逻辑电路是执行基本逻辑操作的电路,它们在电子数字计算机中被大量运用。这些基本的逻辑操作是"与"、"或"、"非"以及由它们组成的复合动作。逻辑电路按其工作性质可分为组合电路和时序电路两大类。

    组合逻辑电路——任何时刻输出信号的逻辑状态仅取决于该时刻输入信号的逻辑状态,而与输入信号和输出信号过去状态无关的逻辑电路。由于组合逻辑电路的输出逻辑状态与电路的历史情况无关,所以它的电路中不包含记忆性电路或器件。门电路是组合逻辑电路的基本单元。当前组合逻辑电路都已制成标准化、系列化的中、大规模集成电路可供选用。

    时序逻辑电路——任何时刻的输出状态不仅与该时刻的输入有关,而且还与电路历史状态有关的一种数字逻辑电路。时序逻辑电路具有记忆输入信息的功能,由于它的引入使得数字系统的应用大大增强。常用的有计数器、寄存器和脉冲顺序分配器等。也可以按照原件对逻辑电路进行分类,例如:电阻-晶体管逻辑电路、二极管-晶体管逻辑电路、发射极功能逻辑电路、发射极耦合逻辑电路、高阈值逻辑电路、集成注入逻辑电路、晶体管-晶体管逻辑电路。

    转载于:https://my.oschina.net/u/4093536/blog/3026780

    展开全文
  • 1. 验证常用TTL集成门电路. 2. 掌握各种门电路的逻辑符号. 3. 了解集成电路的外引线排列及其使用方法. 4. 熟悉TDH-1型数字实验箱的使用
  • 数字集成电路功能查询,管脚,逻辑等实用资料
  • 常用集成电路名词缩写汇总(第二版)

    千次阅读 2018-05-01 09:21:00
    本文对常见的集成电路相关的名词缩写进行了汇总,特别聚焦与集成电路设计领域,意在整理常用的数字电路/DC/PT/ICC/DFV/DFT/RTL/ATE相关方面的知识点,方便大家快速学习和掌握相关知识,方便大家查询;同时希望对学生将来...

    重要说明

    • 整个集成电路的设计和生产链路很长,相关专有名称很多;

    • 本文对常见的集成电路相关的名词缩写进行了汇总,特别聚焦与集成电路设计领域,意在整理常用的数字电路/DC/PT/ICC/DFV/DFT/RTL/ATE相关方面的知识点,方便大家快速学习和掌握相关知识,方便大家查询;同时希望对学生将来的培训/面试等活动给予最大的帮助;

    • 文章按照字母排序的方式进行编排,方便大家查询;

    • 本次文章内容为第二次发布,我们将定期更新,逐步完善;

    • 欢迎大家提供相关信息至xgcl_wei微信号,帮助我们逐步完善内容,方便更多的人查询和使用,感谢您的参与,谢谢!

     

    英文全称

    中文说明

    ABV

    Assertion based  verification

    基于断言的验证

    AES

    Advanced  Encryption Standard

    高级加密标准,是美国政府采用的一种区块加密标准

    ADC

    Analog-to-Digital  Converter

    指模/数转换器或者模数转换器

    AHB

    Advanced High  Performance Bus

    高级高性能总线

    ALF

    Advanced Library  Format

    先进(时序)库格式

    ALU

    Arithmetic and  logic unit

    算数逻辑单元

    AMBA

    Advanced  Microcontroller Bus Architecture

    高级微控制器总线体系

    ANT

    antenna

    天线效应

    AOP

    Aspect Oriented  Programming

    面向方面编程

    APB

    Advanced  Peripheral Bus

    高级外部设备总线

    API

    Application  Programming Interface

    应用程序编程接口

    APR

    Auto place and  route

    自动布局布线

    ARM

    Advanced RISC  Machines

    英国Acorn公司(ARM公司的前身)设计的低功耗成本的第一款RISC微处理器。ARM处理器本身是32位设计,但也配备16位指令集,一般来讲比等价32位代码节省达35%,却能保留32位系统的所有优势

    ASB

    Advanced System  Bus

    是第一代AMBA系统总线,同AHB相比,它数据宽度要小一些,它支持的典型数据宽度为8位、16位、32位

    ASCII

    American  standard code for information interchange

    美国信息交换标准代码是基于拉丁字母的一套电脑编码系统,主要用于显示现代英语和其他西欧语言

    ASIC

    Application  Special Integrated Circuit

    专用集成电路

    ATE

    Automatic Test  Equipment

    半导体产业意指集成电路自动测试机,  用于检测集成电路功能之完整性, 为集成电路生产制造之最后流程, 以确保集成电路生产制造之品质

    ATM

    Asynchronous  transfer mode

    异步传输模式,是一种为了多种业务设计的面向连接的传输模式

    ATPG

    Automatic Test  Pattern Generation

    自动测试向量生成是在半导体电器测试中使用的测试图形向量由程序自动生成的过程

    AVM

    Advanced  Verification Methodology

    先进验证方法学

    AXI

    Advanced extensible  Interface

    是一种总线协议,该协议是ARM公司提出的AMBA(Advanced  Microcontroller Bus Architecture)3.0协议中最重要的部分,是一种面向高性能、高带宽、低延迟的片内总线

    BC

    Best Case

    最佳条件

    BCD

    Bipolar CMOS  DMOS

    双击晶体管-互补型MOS-扩散型MOS

    BFM

    Bus functional  model

    总线功能模型

    BGA

    Ball Grid Array

    球栅阵列:以球型引脚焊接工艺为特征的一类集成电路封装。可以提高可加工性,减小尺寸和厚度,改善了噪声特性,提高了功耗管理特性

    BIST

    Built-in Self  Test

    在设计时在电路中植入相关功能电路用于提供自我测试功能的技术,以此降低器件测试对自动测试设备(ATE)的依赖程度

    BJT

    Bipolar Junction  Transistor

    双极结型晶体管

    BSIM

    Berkeley  Short-channel IGFET Mode

    伯克利短沟道绝缘栅场效应晶体管模型

    CAD

    Computer Aided  Design

    计算机辅助设计指利用计算机及其图形设备帮助设计人员进行设计工作

    CAN

    Controller Area  Network

    是ISO国际标准化的串行通信协议。在当前的汽车产业中,出于对安全性、舒适性、方便性、低公害、低成本的要求,各种各样的电子控制系统被开发了出来

    CCSM

    Composite  Current Source Model

    复合电流源模型

    CDM

    Charged-Device  Model

    元件充电模型

    CDV

    Coverage Driven  Verification

    覆盖率驱动的验证

    CMOS

    Complementary  Metallic Oxide Semiconductor

    互补金属氧化物半导体,电压控制的一种放大器件,是组成CMOS数字集成电路的基本单元

    CPF

    common power  format

    通用功耗格式

    CPLD

    Complex  Programmable Logic Device

    复杂可编程器件

    CPPR

    Common Path  Pessimism Removal

    共同路径悲观去除

    CPU

    Central  Processing Unit

    中央处理器

    CRPR

    Clock  Reconvergence Pessimism Removal

    时钟再收敛悲观消除法

    CTL

    Computation tree  logic

    计算数逻辑,形式验证中时序逻辑的一种形式

    CTS

    Clock Tree  Synthesis

    时钟树综合

    DAC

    Digital-to-Analog  Converter

    数模转换的电路

    DC

    Design compiler

    Synopsys 公司出品的综合工具,用来解决从RTL到门级网表的问题

    DCM

    Digital Clock  Manager

    数字时钟管理单元,其中包含一个 DLL,可以提供对时钟信号的二倍频和分频功能,并且能够维持各输出时钟之间的相位关系,即零时钟偏差

    DCT

    Discrete cosine  transform

    离散余弦变换

    DDR

    Double Data Rate

    双倍速率同步动态随机存储器。严格的说DDR应该叫DDR SDRAM,人们习惯称为DDR,其中,SDRAM 是Synchronous  Dynamic Random Access Memory的缩写,即同步动态随机存取存储器

    DEF

    Design-Exchange  format

    设计交换格式

    DES

    Data Encryption Standard

    数据加密标准,是一种使用密钥加密的块算法,1977年被美国政府确定为联邦资料处理标准

    DFM

    Design for  manufacture

    面向制造的设计,即从提高零件的可制造性入手,使得零件和各种工艺容易制造,制造成本低,效率高,并且成本比例低

    DFT

    Design For Test

    可测性设计方

    DFV

    Design for  Verification

    设计验证,主要针对特定设计进行验证

    DFY

    Design For Yield

    考虑良率性设计

    DIP

    Double In-line  Package

    双列直插式封装。插装型封装之一,引脚从封装两侧引出,封装材料有塑  料和陶瓷两种。DIP是最普及的插装型封装,应用范围包括标准逻辑IC,存贮器LSI,微机电路等。

    DMA

    Direct Memory  Access

    直接内存存取,允许不同速度的硬件装置来沟通

    DPI

    Direct  Programming Interface

    直接可编程接口

    DRC

    Design Rule  Check

    设计规则检查

    DSP

    Digital Signal  Processing

    数字信号处理

    DUV

    Design-under  verification

    待验证设计

    DVE

    Discovery  Visualization Environment

    可视化仿真环境

    DVFS

    Dynamic Voltage  Frequency Scaling

    动态电压频率调节

    DVR

    Design Rule  Violation

    设计规则违反

    DVT

    Design  verification test

    设计验证测试,是硬件生产中不可缺少的一个检测环节,包括模具测试,电子性能,外观测试等

    ECC

    Error Correcting  Code

    错误检查和纠正

    ECO

    Engineering  Change Order

    工程更改计划

    ECSM

    Effective  Current Source Model

    有效电流源模型

    EDA

    Electronic  Design Automation

    电子设计自动化

    EDT

    Embedded  Deterministic Test

    嵌入式确定性测试,通过测试压缩和解压结构,减少测试数量,缩短测试时间,降低测试成本

    EEPROM

    Electrically  Erasable Programmable read only memory

    电可擦可编程只读存储器--一种掉电后数据不丢失的存储芯片,最大优点是可直接用电信号擦除,也可用电信号写入。EEPROM不能取代RAM的原应是其工艺复杂, 耗费的门电路

    过多,且重编程时间比较长,同时其有效重编程次数也比较低

    EPROM

    Erasable  Programmable Read-Only Memory

    “可擦写可编程只读存储器”的特点是具有可

    擦除功能,擦除后即可进行再编程,但是缺点是擦除需要使用紫外线照射一定的时间。这一类芯片特别容易识别,其

    封装中包含有“石英玻璃窗”,一个编程后的EPROM芯片的“石英玻璃窗”一般使用黑色不干胶纸盖住, 以防止遭到

    阳光直射。

    ERC

    Electrical Rules  Check

    电气规则检查

    eRM

    e Reuse  Methodology

    e语言复用方法

    ESD

    Electro-Static  discharge

    “静电释放”。ESD是20世纪中期以来形成的以研究静电的产生、危害及静电防护等的学科。因此,国际上习惯将用于静电防护的器材统称为ESD,中文名称为静电阻抗器

    ESD

    Electro-Static  discharge

    静电释放

    ETM

    Extracted timing  model

    抽取寄生参数之后的时序模型

    FIM

    Field-Induced  Model

    电场感应模型

    FO

    Fan-Out

    扇出

    FOX

    Field Oxide

    场氧(层)

    FPGA

    Field  Programmable Gate Array

    现场可编程门阵列

    FPU

    Float Point Unit

    浮点运算单元

    FSDB

    Fast Signal Database

    快速信号数据库

    FSM

    Finite State  Machine

    状态机

    GDS

    Graphic Design  System

    图形设计体统(格式)

    GPU

    Graphics  Processing Unit

    图形处理器

    HBM

    Human-Body Model

    人体放电模型

    I2C

    Inter-Integrated  Circuit

    由Philips公司开发的一种简单、双向二线制同步串行总线。它只需要两根线即可在连接于总线上的器件之间传送信息

    IC

    Integrated  Circuit

    集成电路

    ICDS

    IC Design  Service

    芯片设计服务

    IDDQ

    Integrated  Circuit Quiescent Current

    集成电路静止电流

    IEEE

    Institute of  Electrical and Electronics Engineers

    电气和电子工程师协会

    IP

    Intellectual  Property

    知识产权,在芯片设计中指对某种设计技术的专利

    ISA

    Instruction Set  Architecture

    指令集架构

    JDV

    Job deck view

    在线光掩膜数据检视

    JTAG

    Joint Test  Action Group

    联合测试行动组:一系列在主板加工过程中的对主板和芯片级进行功能验证的标准

    LDM

    Logic Data Model

    逻辑数据模型

    LDMOS

    Lateral  Double-diffused MOSFET

    横向双扩散MOSFET

    LDO

    low dropout regulator

    一种线性稳压器,使用在其线性区域内运行的晶体管或场效应管(FET),从应用的输入电压中减去超额的电压,产生经过调节的输出电压

    LEC

    Logic  Equivalency Check

    逻辑等效性检查

    LED

    Light Emitting  Diode

    发光二极管简称

    LEF

    Library-Exchange  Format

    库交换格式

    LET

    Linear Energy  Transfer

    线性能量传递,是指在单位长度的能量转递

    LPDC

    Low density  parity check code

    低密度的奇偶校验码

    LPS

    Logic Physical  Synthesis

    逻辑物理综合

    LRM

    Language  Reference Manual

    语言参考手册

    LSFR

    Linear Feedback  Shift Register

    线性反馈移位寄存器

    LUT

    Look-Up Table

    查找表:一种在 PFU 中的器件结构元素,用于组合逻辑和存储。基本上是静态存储器(SRAM)单元

    LVDS

    Low-Voltage  Differential Signaling

    1994年由美国国家半导体公司提出的一种信号传输模式,是一种电平标准,LVDS接口又称RS-644总线接口,是20世纪90年代才出现的一种数据传输和接口技术

    LVS

    layout versus  schematic

    版图与原理图一致性检查

    MAR

    minimum area  rule

    最小面积规则

    MBIST

    Memory Built-in  Self Test

    Memory 内建自测试

    MCM

    Multi Chip  Module

    多芯片模块,是将一块封装中包含两个或两个以上芯片,芯片之间通过高密度基板互联,形成具有一定部件或系统功能的高密度微电子组件

    MCU

    Microcontroller  Unit

    单片微型计算机

    MEMS

    Micro-Electro-Mechanical  System

    微电子机械系统、微系统、微机械等,指尺寸在几毫米乃至更小的高科技装置

    MISR

    Multiple-Input  Signature Register

    多输入特征寄存器

    MM

    Machine Model

    机器放电模型

    MPW

    Multi Project  Wafer

    多项目晶圆,将多个使用相同工艺的集成电路设计放在同一晶圆片上流片,制造完成后,每个设计可以得到数十片芯片样品

    NBA

    Non-Blocking  Assignment

    非阻塞赋值

    NLDM

    Nonlinear Delay  Model

    非线性延时模型

    NoC

    Network On Chip

    片上网络

    NVM

    Non-Volatile  Memory

    非易失性存储器

    OCV

    On-Chip  variation

    片上误差

    OOP

    Object Oriented Programming

    面向对象编程

    OTC

    Over The Cell

    单元上(RC提取)

    OTP

    One Time Programmable

    是MCU的一种存储器类型,意思是一次性可编程:程序烧入IC后,将不可再次更改和清除

    OVI

    Open Verilog  International

    国际Verilog开放合作小组

    OVM

    Open  Verification Methodology

    开放验证方法学

    PAE

    Process Antenna  Effect

    工艺天线效应

    PCB

    Printed Circuit  Board

    印制电路板,又称印刷线路板,是重要的电子部件,是电子元器件的支撑体,是电子元器件电气连接的载体

    PCI

    Peripheral  Component Interconnect

    外设部件互连标准

    PEI

    Power Forward  Initiative

    低功耗(设计)合作组织

    Perl

    Practical  Extraction and Report Language

    实用报表提取语言

    PGA

    Pin-Grid Array

    引脚网格阵列

    PGV

    Power Grid View

    电源、网格试图

    PLCC

    Plastic Leaded  Chip Carrier

    PLCC封装方式,外形呈正方形,32脚封装,四周都有管脚,外形尺寸比DIP 封装小得多。PLCC封装适合用SMT表面安装技术在PCB上安装布线,具有 外形尺寸小、可靠性高的优点。

    PLE

    Physical Layout  Estimator

    物理布图参数

    PLI

    Programming  Language Interface

    可编程语言接口

    PLL

    Phase Locked  Loop

    锁相回路或锁相环,用来统一整合时脉讯号

    POP

    Process Oriented  Programming

    面向过程编程

    PPA

    Performance,Power,Area

    性能,功耗,面积

    PSL

    Property  specification language

    一种专门用于硬件特性描述的语言,由IBM开发的Sugar语言发展而来

    PVT

    Process,Voltage,Temperature

    工艺,电压,温度

    PWM

    Pulse Width  Modulation

    脉冲宽度调制是利用微处理器的数字输出来对模拟电路进行控制的一种非常有效的技术,广泛应用在从测量、通信到功率控制与变换的许多领域中

    QoR

    Questions of  Reality

     

    QDR

    Quad Data Rate

    四倍数据倍率,在DDR的基础上,拥有独立的写接口和读接口,以此达到4倍速率

    QFP

    Quad Flat  Package

    四方扁平封装

    QTM

    Quick timing  model

    快速时序模型,一般用于网表完备之前

    QTP

    Quad Tape  Carrier Package

    四向型TCP

    RAM

    random access  memory

    随机存取存储器

    RF

    Radio Frequency

    射频表示可以辐射到空间的电磁频率,频率范围从300KHz~300GHz之间

    RFID

    Radio Frequency  Identification

    常称为感应式电子晶片或近接卡、感应卡、非接触卡、电子标签、电子条码等。其原理为由扫描器发射一特定频率之无线电波能量给接收器,用以驱动接收器电路将内部的代码送出,此时扫描器便接收此代码

    RISC

    Reduced  Instruction Set Computer

    精简指令集计算机。特点是所有指令的格式都是一致的,所有指令的指令周期也是相同的,并且采用流水线技术

    ROM

    Read Only Memory

    只读存储器

    RSA

    Ron Rivest, Adi  Shamir, Leonard Adleman algorithm

    公开秘钥加密

    RTL

    Register  Transfer Level

    寄存器传输级

    SAF

    Stuck-at fault

    短接故障模型

    SDC

    Standard Design  Constraints

    标准设计约束

    SDF

    Standard Delay  Format

    标准延时格式文件

    SEB

    Single Event  Burnout

    单粒子烧毁

    SEE

    Single Event  Effect

    单粒子效应

    SEFI

    Single Event  Functional Interrupt

    单粒子功能中断

    SEGR

    Single Event  Gate Rupture

    单粒子门断裂

    SEL

    Single Event Latch  up

    单粒子锁定

    SET

    Single Event  Transient

    单粒子瞬变效应

    SEU

    Single Event  Upset

    单粒子翻转

    SIA

    Semiconductor  Industry Association

    美国半导体工业协会

    SIP

    System In a  Package

    是将多种功能芯片,包括处理器、存储器等功能芯片集成在一个封装内,从而实现一个基本完整的功能。与SOC(System On a Chip系统级芯片)相对应。不同的是系统级封装是采用不同芯片进行并排或叠加的封装方式,而SOC则是高度集成的芯片产品

    SMT

    Surface Mount  Technology

    表面贴装技术

    SoC

    System on Chip

    单芯片系统,片上系统

    SOI

    Silicon-On-Insulator

    绝缘衬底上的硅,该技术是在顶层硅和背衬底之间引入了一层埋氧化层

    SoPC

    System-on-a-Programmable-Chip

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  • 集成逻辑电路的种类繁多,有反相器、与门和与非门、或门和或非门、异或门等,以下简单介绍几种 常用的门电路及应用电路。  1.集成逻辑电路  (1)常用逻辑电路图形符号  常用逻辑电路图形符号见表1。...
  • 专用集成电路 -- CMOS组合逻辑设计

    千次阅读 2020-05-05 19:16:46
    专用集成电路 – CMOS组合逻辑设计 文章目录专用集成电路 -- CMOS组合逻辑设计1. 静态互补CMOS1.1 阈值损失1.2 两输入与非门实例1.3 延时与扇入的关系1.4 解决大扇入的方法2. 组合逻辑性能优化2.1 逻辑努力,门努力...

    专用集成电路 – CMOS组合逻辑设计

    《数字集成电路–电路、系统与设计》第二版 复习笔记

    1. 静态互补CMOS

    实际上就是静态CMOS反相器扩展为具有多个输入。更反相器一样具有良好的稳定性,性能和功耗。

    • 静态的概念:每一时刻每个门的输出通过低阻抗路径连到VDD或VSS上。任何时候输出即为布尔函数值。
    • 动态电路通常依赖把信号暂存在高阻抗节点的电容上。

    1.1 阈值损失

    互补结构PUN(pull up network)+PDN(pull down network)可以解决。

    1.2 两输入与非门实例

    与非门的VTC曲线与输入有关,从下图可以发现,A=B=0时,PUN全部导通,对应强上拉,而当A或B中有不导通的时候,PUN中只有一个导通,相当于驱动能力下降(在反相器中提到P管驱动能力下降导致VTC左移,VM上漂),因此VTC左移到红色和绿色线。
    而红绿两线的主要区别在于NMOS的内部节点int上,由于体效应的缘故会使得M1和M2在分别导通时阈值电压不同,VTC曲线会有微小的差异。

    虽然互补CMOS是实现逻辑门比较简单的方式,但是随着扇入增加,会带来两个问题

    • 实现一个N扇入的门需要2N个器件,会增大实现面积。
    • 互补CMOS的传播延时随着扇入增大迅速增大(无负载本征延时在最坏时与扇入成二次函数关系)

    1.3 延时与扇入的关系

    例如对于一个四输入与非门

    • 在最坏情况下,PUN只导通一条通路,此时从低到高的延时tpLHt_{pLH}最大,当增大扇入数,PUN的器件随着扇入线性增加,电容也线性增加,但最坏情况PUN的等效电阻不变,因此tpLHt_{pLH}随着N的增加呈线性增加
    • 而对于PDN,串联会使得门进一步变慢。在PDN中分布RC网络带来的延时与串联链元件数呈平方关系。因此tpHLt_{pHL}是输入的二次函数:tpHL=a1FI+a2FI2+a3FOt_{pHL}=a_1FI+a_2FI^2+a_3FO,其中FI=扇入,FO = 扇出。

    下图是NAND门的本征传播延时与扇入的关系曲线:

    1.4 解决大扇入的方法

    1. 增大晶体管尺寸。可以减少串联电阻。
      • 局限:会增加寄生电容。只有当负载以扇出电容为主时有用,否则只会增加"自载效应"。
    2. 逐级加大尺寸。因为从公式中可以看到M1-M4的电阻出现次数依次递增,所以因该让他们的电阻值依次递减才能得到最优解。
      • 局限: 在实际版图中不易实现。
    3. 重新安排输入。由于输入信号不都在同时间到达,因此可以把关键信号放到靠近输出端的晶体管上以提高速度。(关键信号:在所有输入中最后到达稳定值的信号)
    4. 重组逻辑结构。比如,将6输入OR门变为两个三输入NOR门加上一个二输入与非门。原理是减小了扇入。

    问题:为什么把关键信号放到靠近输出端的晶体管上可以提高速度?
    其实就是一个放电顺序的问题:

    上图中,如果M1是最后才导通的那个,则直到M1导通前CL和C2都无法放电。而把M1放到最上面以后,C2和C1就可以先放电,节省了时间。

    2. 组合逻辑性能优化

    跟反相器链的性能优化类似,前面已经知道对于一个CL负载,驱动其的最优每级扇出f=(CL/Cin)1/Nf = (C_L/C_{in})^{1/N},并且最优扇出保持在4左右。
    那么对于任何组合逻辑而言,又该如何呢?
    这里将原来的反相器链(上面的公式)改写为(下面的公式):

    其中,ff仍然是等效扇出,此外,在这里也称为电气努力(electrical effort)pp代表复合门与简单反相器的本征延时比,与门的拓扑结构和版图样式有关。下面是一些pp的典型值:

    2.1 逻辑努力,门努力

    系数gg称为逻辑努力(logical effort)。可以有下面几种表达方式:

    • 他表示对于给定负载,复合门必须比反相器更努力工作(电流)才能得到类似响应。
    • 当逻辑门的每个输入的输入电容跟一个反相器相同,在产生输出电流方面比这个反相器差多少。
    • 当逻辑门的输出电流与一个标准反相器相同时,它的输入电容是反相器的多少倍。
      下面是一些常用门的逻辑努力:

    下面这个例子可以直观地理解逻辑努力的含义:

    对于一个最小尺寸反相器,其P管尺寸是N管2倍。因此输出电容是N管电容(CunitC_{unit})的3倍。为了确定NAND和NOR的尺寸,如果要保证输出电流相同,也就是等效电阻和标准反相器相同。这就提出了要求:PUN等效尺寸=2,PDN等效尺寸=1.对于并联来说,等效电阻=最坏情况也就是只有一个导通的电阻,所以PMOS尺寸仍为2;对于串联,尺寸变大一倍,等效电阻变为一半。
    由此可见,NAND尺寸变换后等效的输入电容变为4Cunit4C_{unit}。也就是最小反相器的4/3.也就是逻辑努力为4/3。同理,NOR的逻辑努力为5/3。

    一个逻辑门的延时可以分为两部分,努力延时本征延时

    上图中,直线斜率就是逻辑努力,y轴交点就是本征延时。此外,把 h=gfh=gf称为门努力(gate effort)

    2.2 组合逻辑链最小延迟计算

    组合逻辑链的延时可以表示为:

    从反相器链的结论来看,要使得上式有自小值,需要使得每一级的门努力相同。我们做如下定义: 1. **路径逻辑努力(path logical effort):** $G = \prod_1^N g_i$
    1. 分支努力(branching effort): b=Conpath+CoffpathConpathb = \frac{C_{onpath}+ C_{offpath}}{C_{onpath}}.分支努力其实就是表示在该路径上本级的输出负载与流入下一级的有效负载的比值。
    2. 路径分支努力(path branching effort): B=1NbiB = \prod_1^N b_i
    3. 路径电气努力: F=1Nfibi=fiBF = \prod_1^N \frac{f_i}{b_i} = \frac{\prod f_i}{B}
    4. 总路径努力: H=1Nhi=1Ngifi=GFBH = \prod_1^N h_i = \prod_1^N g_if_i=GFB

    因此,与反相器链类似,使得延时最小的门努力为:
    h=HN h=\sqrt[N]{H}
    所以最小延时为:

    3. CMOS逻辑门中的功耗

    复合CMOS逻辑门的功耗和反相器中讨论的类似,也是与以下几个因素有关:

    1. 器件尺寸(电容)
    2. 输入和输出上升下降时间(决定短路功耗)
    3. 器件阈值和温度(影响漏电功耗)
    4. 开关活动性(开关功耗)

    当门比较复杂的时候,受影响最大的是开关活动性α0>1\alpha_{0->1},可以分为两部分:

    • 只与逻辑电路拓扑结构有关的静态部分
    • 由时序特性引起的动态部分(虚假尖峰信号或毛刺Glitch)

    3.1 开关活动性的静态部分

    静态部分与所实现的逻辑功能(真值表)密切相关。例如:对于一个N输入的NOR门,假设pap_apbp_b表示输入A和B分别为1的概率,且输入不相关(这个假设很难成立)。则输出为1的概率为:p1=(1pa)(1pb)p_1 = (1-p_a)(1-p_b),这个表达式是根据真值表推导出的。
    则由0到1的翻转概率为:
    α0>1=p0p1=(1(1pa)(1pb))(1pa)(1pb) \alpha_{0->1}=p_0p_1=(1-(1-p_a)(1-p_b))(1-p_a)(1-p_b)
    下图展示了这种关系:

    上面算法的局限性:

    • 不适用于在时序电路中出现的具有反馈的电路。
    • 其假设每个门的输入信号概率不相关是很少见的。

    3.2 开关活动性的动态虚假翻转

    从一个逻辑块到另一个逻辑块的非零传播延时可能会引起毛刺或动态故障(dynamic hazard) 的虚假翻转。在一个时钟周期内节点在稳定到正确电平之前可以多次翻转。下面这个例子可以解释这种虚假翻转:

    上图是一个NAND门链在输入同时从0->1时的响应。开始时输入为0,所以说有节点的输出均为1。当出现输入的翻转时,理论上最终的输出奇数位都是0,偶数为都是1。但是从图中可见out1在一定延时后降为0(红线),由于存在这个延时,导致out2的输出在out1稳定之前(相当于NAND输入11),会有像0翻转的趋势,直到out1基本稳定下来(趋于0)时,out2才又往1翻转。导致了图中的绿色线。

    虚假翻转的危害:

    • 偶数位上的这些毛刺造成了逻辑功能外的额外功耗(因为从逻辑分析来看这些位不应该变化)。虽然这个例子中毛刺并不是轨到轨的变化,但是却可能构成很大的功耗。
    • 对于一些加法器,乘法器,会出现比较长的逻辑门链,毛刺功耗就很容易成为主要部分。

    3.3 降低组合逻辑的开关活动性

    1. 逻辑重组:

      • 下面是4输入与门的两种实现,链式结构和树形结构。如果不考虑上面提到的虚假翻转毛刺,从开关活动性来看链式的结构具有更低的静态活动性。
      • 但是实际上也要考虑时序特性,考虑毛刺功耗,因为树形结构没有任何毛刺活动(每级信号延时都相等)。
    2. 输入排序:

      • 将具有较高翻转率的信号放到靠近输出端的输入端上。
      • 可以看下面的例子,首先两个电路输出的翻转率是相同的,主要看中间节点。对于第一种,活动性等于(10.50.2)(0.50.2)=0.09(1 - 0.5 * 0.2) (0.5* 0.2) = 0.09.而对于第二种,活动性等于(10.20.1)(0.20.1)=0.0196(1 – 0.2 * 0.1) (0.2 * 0.1)= 0.0196
    3. 分时复用资源:

      • 分时复用某个硬件资源(逻辑单元或总线)来完成多个功能。
      • 通常可以减小面积,但不是总能降低开关活动性。例如下面的例子:
        电容减少为一个,但是可能需要倍频来实现数据的传送,所以对应的开关等效电容是一样的。
      • 但是对于传递的数据有一些特性时,分时复用可能收效不高,比如A总是1,B总是0。并行传输时的切换非常少,而分时复用则会有较大翻转。
    4. 通过均衡信号路径减少毛刺: 毛刺主要是电路中路径长度失陪引起的。因此要解决路径中延时长度不同的问题,可以使用树型结构替换链式结构。

    4. 有比逻辑

    4.1 伪NMOS

    • 有比的概念:输出电平和功能取决于NMOS和PMOS的尺寸比。不同于无比逻辑,无比逻辑高低电平与尺寸无关。
    • 目的:有比逻辑的目的是减少晶体管数。从2N降低为N+1.
    • 思路:将PUN替换为一个无条件负载器件。通常为一个栅极接地的PMOS负载(伪NMOS门)。
    • 缺陷
      • 会降低稳定性和额外功耗。
      • 额定低电压不是0,因为存在PDN和伪NMOS的通路。这降低了噪声容限,并且引起了静态功耗。

    例子:伪NMOS反相器。
    缩小PMOS器件的尺寸可以得到不同的电压传输曲线:

    其额定低电压,静态功耗以及延时随着尺寸的变化如下表:

    虽然静态功耗限制了伪NMOS的应用,但是当面积是最重要的因素时,伪NMOS还是可以使用的,因此还是可以看到伪NMOS有时应用在大扇入的电路中。

    4.2 差分串联电压开关逻辑(DCVSL)

    • 目的:完全消除静态电流并提供轨到轨的电压摆幅的有比逻辑。
    • 原理:差分逻辑和正反馈。
      • 差分门要求每个输入都具有互补形式,同时也产生互补输出。
      • 反馈机制保证不需要负载时将其关断。

    例子:XOR-XNOR门

    上图中,下拉网络PDN1和2是互斥的,同一时间两只只会有一个导通。
    假设最初out为高,out非为低。当PDN1导通时,out下拉。但是PDN1必须足够强劲使得out低于VDD-|VTP|,才能使得M2导通,out非变为VDD,最终将M1关断。

    • 优势
      • 消除静态电流,提供轨到轨输出
      • 同时产生了输出和其反信号,节省了额外的反相器,避免使用反相器引起的时差问题。这实际上受益于差分逻辑。
    • 缺陷
      • 在翻转期间PMOS和PDN会同时导通一段时间,产生短路通路,造成渡越电流。(不同于静态电流,静态电流在PDN导通时一直存在)
      • 在实际布线时导线数量加倍,使得电路复杂
      • 动态功耗较高

    4.3 传输管逻辑

    • 目的:减少晶体管数
    • 原理:输入驱动栅极和源漏端来减少逻辑需要的晶体管数。只允许驱动栅极的CMOS不同。
    • 缺陷:存在阈值损失。并且由于体效应这种情况更加严重。如下图:

    此外,应该避免传输管驱动另一个栅极,这样会导致阈值损失传递:

    传输管的VTC与CMOS反相器不同,下图是一个而输入AND传输管的VTC:

    可见一个传输门是不能使信号再生的。经过多级后会衰减,可以通过插入反相器来弥补。

    4.3.1 差分传输管逻辑CPL

    高性能设计中通常使用差分传输管逻辑,称为CPL或DPL.

    • CPL属于静态门,输出节点通过低阻路径连到VDD或地。
    • 具有模块化特点,门单元库设计简单。

    4.3.2 解决阈值损失和静态功耗

    问题:由于传输管在高电平无法充电到VDD,少了一个VT,所以在驱动后级的反相器时反相器会有静态功耗。

    a. 电平恢复器

    一种简单的方法是使用一个PMOS连到反馈环路中:

    优势:通过上拉的PMOS将高电平充到VDD,消除了后级反相器的静态功耗,传输管和恢复器中也没有静态电流路径。

    缺陷

    • 是有比逻辑,增加了复杂性。在节点从高到低的过程中,传输管试图拉低节点,而电平恢复器却要上拉到高,因此传输管的下拉能力必须大于恢复器的上拉能力。这就要求仔细设计各个管的尺寸。
    • 电平恢复器对器件切换速度有影响。增加恢复器增加了内部节点X的电容,减慢了门的速度。
    b. 多阈值晶体管

    使用0阈值的NMOS传输管可以消除大部分阈值损失。所有非传输管都用高阈值器件实现。

    缺陷:

    • 需要对器件的注入准确控制才能达到0阈值,并且由于体效应,难以真的达到全摆幅
    • 用零阈值对功耗有不利影响。这是因为即使器件关断,也会有亚阈值电流流过传输管,如下图:
    c.传输门逻辑

    最广泛采用的是传输门逻辑,利用N和PMOS的互补特性。

    两个管子并联,控制信号相反,任何时候两者都导通。通常消耗更少的管子。例如实现下面的逻辑:

    采用CMOS逻辑需要8管,而传输门逻辑只需要6管。(不包括反向输入信号的生成)

    4.4 传输门的性能

    传输门的高到低和低到高等效电阻基本上可以认为是定值,下图是传输门从低到高的翻转的等效电阻:

    传输门链
    对于传输门链可以使用一阶近似将其等效为电容电阻网络:

    其延时可以通过Elmore近似计算得到:

    可见传输门延时正比于n2n^2,因此不能采用过长的传输门链。如果要使用,建议是在传输门链中每隔几个(3~4)传输门插入一个Buffer。

    5. 动态CMOS逻辑

    在PUN和PDN上下插入CLK控制的管子。主要有两个阶段:预充电和求值。由CLK决定。

    预充电
    CLK=0时输出节点Out被PMOS管预充电至VDD。此期间NMOS求值管关断,所以下拉不工作。求值管消除了预充电期间的任何静态功耗。
    求值
    CLK=1时,预充电管关断,输出根据下拉拓扑结构有条件地放电。

    优点:

    • 逻辑功能只有下拉网络实现,晶体管数少,为N+2个
    • 是无比逻辑,功能与尺寸无关。
    • 只有动态功耗。理想情况下不存在VDD到GND的静态电流路径。但总功耗还是可能明显高于静态逻辑
    • 有较快的开关速度。因为减少了晶体管数,每个扇入只连接到一个负载晶体管,降低了负载电容。相当于降低逻辑努力。另外,动态门没有短路电流。

    当然也可以用P型动态门,也就是预充电通过下拉的NMOS实现,但这种的缺点是比n型动态门慢。因为PMOS的驱动电流小。

    动态逻辑的噪声容限是极不对称的,比如一个四输入NAND门:

    下表是其各项性能参数:

    假设输入连在一起,则这个门的开关阈值VM=VTN,高电平噪声容限将有VDD-VTN这么多。
    此外,其低到高的传播延时为0,因为预充电后输出总是高电平,对于低电平的输入没有任何变化发生。

    实际上,该门的开关阈值与时钟周期有关,下图是不同glitch下该门的响应。可以发现,对于较大的输入翻转,门变化较快。而输出电压下降的幅度实际上还与周期有关,如果求值时间很短,那么噪声电压比如很大才能破坏信号。

    缺陷

    • 动态逻辑的时钟功耗可以很大
    • 当增加抗漏电器件时可能会有短路功耗
    • 由于周期性的预充和放电,动态逻辑会有较高的开关活动性。

    5.1 动态设计的信号完整性

    a. 电荷泄露

    预充电到高后,电容上将保持高电平,但总是会有泄露电流导致电荷漏掉。如下图:

    可见存储在CL上的电荷将通过漏电左图的几个漏电渠道漏掉,因此动态电路有一个最低的频率要求,一般为几KHZ。
    解决方法
    电荷泄露的解决通常通过增加伪NMOS上拉以及反馈来补偿:

    通过反馈来控制上拉管可以降低静态功耗。通常泄露器的尺寸比较小,以保证下拉网络可以下拉。

    b. 电荷分享

    下图展示了电荷分享。在求值期间,假设B=0,A置高后Ma导通,CL上的电容会在CL和Ca之间重新分配,导致输出电平的降低。

    解决方法
    通过对关键的内部节点预充电:

    代价是面积和功耗。
    c. 电容耦合

    输出节点较高的阻抗使得电路对串扰很敏感。

    • 当有导线在动态节点上或邻近时,会产生耦合电容破坏浮空节点。
    • 回栅耦合(backgate),输出耦合至输入。
    d. 时钟馈通

    电容耦合的特殊情况。在预充器件的时钟输入和动态节点之间的电容耦合引起。耦合电容由预充器件的栅漏电容组成。
    其次,快速上升和下降的时钟边沿会耦合到信号节点上。例如上图中显示的那样。

    5.2 动态门的串联

    动态门的串联会遇到延时的问题,例如下面的电路:

    当Out1开始放电时,此时Out2应该维持不变,但是out1放电需要时间,导致out2也开始放电,产生错误。 但是如果每一级动态门在预充电后输出都为0,则不会由这样的问题。这也是动态门串联的条件。

    多米诺逻辑

    动态逻辑后加一个反相器,再级联其他多米诺逻辑。反相器可以保证动态逻辑再预充电后输出为0,避免1->0的翻转。

    np-CMOS:

    使用n型动态逻辑和p型动态逻辑串联,避免引入额外静态反相器。

    n型预充电为高,因此不会导致下一级的PUN提前导通。

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  • 不厌其烦的四大集成电路

    千次阅读 2018-06-09 15:17:54
    ASIC--专用集成电路ASIC原本就是专门为某一项功能开发的专用集成芯片,比如摄像头里面的芯片,小小的一片,集成度很低,成本很低,可是够用了。一个低端摄像头价格很 便宜,买一片ARM费用就不可同日而语了。后来ASIC...
  • 双极集成电路

    千次阅读 2007-11-19 22:13:00
    双极集成电路双极集成电路是指以通常的NPN或PNP型双极型晶体管为基础的单片集成电路。...在数字集成电路的发展过程中,曾出现了多种不同类型的电路形式,典型的双极型数字集成电路主 要有晶体管-晶体管逻辑电路(TT
  • 数字集成电路面试常见问题 对集成电路辐射硬度的常见误解 (Common misconceptions on the radiation hardness of integrated circuits) Space exploration was always fascinating, and recent developments have ...
  • 1.1集成电路设计基础

    2019-09-04 14:57:46
    文章目录1....集成电路的定义:把一定数量的常用电子元器件,如电阻,电容,晶体管等,以及这些元器件之间的连线,通过半导体工艺集成在一起的具有特定功能的电路。 集成电路可分为:模拟芯片,数...
  • 数字电路-时序逻辑电路

    千次阅读 2020-03-04 17:25:50
    首先,概要地讲述了时序逻辑电路逻辑功能电路结构上的特点,并详细介绍了分析时序逻辑电路的具体方法和步骤。然后分别介绍了移位寄存器、计数器、顺序脉冲发生器等各类常用时序逻辑电路的工作原理和使用方法。在...
  • 文章目录一. 编码器I. 8线-3线编码器II. 8线-3线优先编码器 74HC148III. 二-十进制优先编码器 74HC147二. 译码器I. 3线-8线译码器 74HC138II. 二-十进制译码器 74HC42III. BCD-七段显示译码器 7448三....
  • 文章目录一、常用组合逻辑电路1. 译码器(1) 二进制译码器 74LS138(3/8译码器)a. 一般符号和图形符号b. 74LS138功能表c. 两片 `74LS138` 构成 `4-16` 译码器:d. 用 `74LS138` 实现函数(2) 二—十进制译码器 74LS42a....
  • 74138集成电路译码器

    千次阅读 2015-01-31 16:50:35
    图1(a)为常用集成译码器74138的逻辑图,其引脚如图1(b)所示,它的功能表如表1所示.由图可知,该译码器有3个输入A、B、C,它们共有8种状态的组合,即可译出8个输出信号Y0~Y7,故该译码器称为3线-8线译码器。与图...
  • 随着集成电路的高度集成化,最开始的徒手画电路图已经被淘汰,取而代之的是一套规范的硬件描述语言(HDL),现在我们使用Verilog HDL可以描述几乎所有逻辑功能和需要的数字电路,只有一些特殊的电路比如数模混合接口等...
  • 时序逻辑电路6.1 概述6.1.1 时序逻辑电路的特点6.1.2 时序电路的一般结构形式与功能描述方法6.1.3 时序电路的分类6.2 时序电路的分析方法6.2.1 同步时序电路的分析方法6.2.2 时序电路的状态转换表、状态转换图和时序...
  • 文章目录一、组合逻辑电路概述二、组合逻辑电路分析三、组合逻辑电路设计 一、组合逻辑电路概述 ...常用集成组合逻辑电路(对中规模集成电路) 组合逻辑电路:输出跟随输入的变化 输入:X1,X2,…,XmX_1 , X_2 ...
  • 《21世纪高等学校规划教材·计算机科学与技术:数字逻辑电路基础与计算机系统集成技术》是以EDA技术研究为出发点,专门针对计算机科学与技术专业而编写的硬件技术基础教程。与以往的数字电路教材不同,本书重点体现...
  • 数字电路-组合逻辑电路

    千次阅读 2019-12-19 14:58:10
    然后就几种常用且经典的组合逻辑电路模块,从分析或设计的角度进行解读,并在模块的基础上,初步介绍如何用硬件描述语言描述组合逻辑电路。最后着重从物理概念上说明竞争-冒险现象及其成因,并扼要地介绍消除竞争-...
  • 1.2 逻辑电路基础

    2020-09-14 11:16:35
     中规模集成电路(MSI):是逻辑构建的集成,如多路选择器、 加法器等;  大规模集成电路(LSI)和超大规模集成电路(VLSI):是一个 数字子系统或整个数字系统的集成。 ◼ 逻辑门电路:可组成各种功能逻辑...
  • 实验五:L-edit进行集成电路的设计 作者:毛茏玮 / Saint 掘金:https://juejin.im/user/5aa1f89b6fb9a028bb18966a 微博:https://weibo.com/5458277467/profile?topnav=1&wvr=6&is_all=1 GitHub:github....
  • 1、数字电路从结构和功能上可以分为组合逻辑电路和时序逻辑电路。组合逻辑电路是由逻辑门级联而成的,没有反馈通道,功能可以用真值表完全描述,电路为开环结构,无反馈,在任意时刻的输出完全由该时刻的输入决定,...
  • 在学习时,我们把它的内容分为: § 2、1 基本概念 § 2、2 三种基本逻辑运算 § 2、3 常用的复合逻辑 § 2、4 集成逻辑门 §2、1基本概念这一节来了解一下逻辑函数、逻辑变量和真值表的概念。 一:逻辑变量与逻辑...

空空如也

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常用集成电路的逻辑功能